CN204597935U - 一种直接数字式锁相频率合成装置 - Google Patents

Abstract

本实用新型公开了一种直接数字式锁相频率合成装置，它包括直接数字式频率合成电路，滤波电路，分频电路，开环锁相电路，YIG调谐电路以及接有分频器的反馈回路。其中：直接数字式频率合成电路作为信号源依次通过滤波电路和分频电路接到开环锁相电路的输入端，开环锁相电路的输出依次通过一个YIG调谐电路和分频电路反馈到输入端。所述的直接数字式频率合成电路包括频率控制字，相位累加器，正弦查找表，数模转换器，低通滤波器以及一个恒温晶体振荡作为参考时钟。本实用新型使得量化过程中产生的噪声最小，从而抑制了输出信号杂散指标，改善了输出信号的频谱纯度，提高了合成频率范围，可达10GHz，使频率分辨率小于1Hz，同时也加快了合成速度。

Description

一种直接数字式锁相频率合成装置

技术领域

本实用新型涉及一种频率合成装置，具体是结合直接数字式频率合成技术和锁相环频率合成技术而设计出的一种具有良好合成效果的频率合成器。

背景技术

频率合成技术是指由一个或几个高度稳定的参考源通过加、减、乘、除基本运算来产生一系列离散频率的技术。通信***的不断发展对信号源的频率提出了越来越高的要求。低相位噪声、高频谱纯度、高捷变速率和高频率分辨率的频率合成器已经成为频率合成技术发展的主要趋势。

锁相环频率合成技术(PLL)是一种比较成熟的频率合成技术,它有杂散抑制性能好、输出频带宽的优点，但其频率转换速度慢,频率分辨率不高。直接数字频率合成技术(DDS)以其频率转换速度快、频率分辨率高和输出相位噪声低的优点，得到了广泛的关注，但是由于其全数字的结构，存在输出带宽窄和杂散抑制差的缺点。

发明内容

本实用新型的目的在于设计一种抑制相位杂散，改善频谱纯度，提高频率分辨率，实现快速频率转换的直接数字式锁相频率合成装置。

为实现上述目标，本实用新型采用如下设计方案：

一种直接数字式锁相频率合成装置，包括：顺序设置的直接数字式频率合成电路、滤波电路、分频器电路、开环锁相电路，YIG调谐电路以及一个反馈回路，其中：直接数字式频率合成电路作为信号源通过滤波电路和分频电路接到开环锁相电路的输入端，开环锁相电路的输出通过一个YIG调谐电路和可变分频电路反馈到开环锁相电路的输入端。所述的直接数字式频率合成电路包括频率控制字，相位累加器，正弦查找表，数模转换器，低通滤波器以及一个恒温晶体振荡作为参考时钟；所述的滤波电路包含一个带通滤波器；所述的分频电路包含一个可变分频器；所述的开环锁相电路包含鉴相器，采样保持器，贝塞尔低通滤波器，LC低通滤波器和压控振荡器；所述的YIG调谐电路包含一个YIG频率振荡器；所述的反馈回路包含一个可变分频器，与开环锁相构成了一个倍频环路。

本实用新型的有益效果是，兼顾了各个方面的性能，实现的频率源无任何杂散存在，频率切换速率可达ms级，合成的频率可达到GHz，可以做到很高的频率、较快的频率切换速度、高的频率分辨率，分辨率优于1Hz，同时也能很好的保证***杂散和相位噪声性能，***稳定性高。

附图说明

图1是本实用新型的结构图。

图2是内部具体构成结构图。

图3是利用systemview对本次实用新型的实验验证(实际案例)图。

图4是本实用新型合成频率的频谱图。

图3中各个图符的含义：图符0为Custom自定义信号模块代表频率控制字，图符1为晶体恒温振荡，图符2为加法器，图符3为采样保持器，图符4为取模运算，图符5为数字换算，图符2、3、4、5构成了相位累加器，图符6为正弦查找表，图符7为保持器代替DAC，图符8为低通滤波器，图符9、14为分频器，图符10为鉴相器，图符11为保持器，图符12为贝塞尔低通滤波器，图符13为压控振荡器，图符15、16为频谱分析窗口。

具体实施方式

下面结合附图对本实用新型作更进一步的说明：

如图1所示，直接数字式锁相频率合成装置，其特征在于，包括：顺序设置的直接数字式频率合成电路、滤波电路、分频器电路、开环锁相电路，YIG调谐电路，以及一个反馈回路；其中：作为信号源的直接数字式频率合成电路依次通过滤波电路和分频电路接到开环锁相电路的输入端；所述开环锁相电路的输出依次通过一个YIG调谐电路和可变分频电路反馈到开环锁相电路的输入端；所述直接数字式频率合成电路包括频率控制字、相位累加器、正弦查找表、数模转换器、低通滤波器，以及一个恒温晶体振荡作为参考时钟；所述的开环锁相电路包含鉴相器、采样保持器、贝塞尔低通滤波器、LC低通滤波器和压控振荡器；所述的反馈回路包含一个可变分频器。

如图2所示，频率控制字K接入主要由相位累加器、正弦查找表、数模转换器和低通滤波器顺序连接而成的直接数字式频率合成电路，一个恒温晶体振荡器接入相位累加器和数模转换器作为参考信号源，直接数字式频率合成电路的输出频率通过设置好的带通滤波器和可变分频器接到开环锁相电路的输入端，开环锁相电路由鉴相器，采样保持器，8极点的贝塞尔低通滤波器，LC低通滤波器以及压控振荡器顺序连接而成，压控振荡器的输出依次通过一个YIG频率振荡器和可变分频器反馈到鉴相器的输入端，使得开环锁相电路与反馈回路构成一个倍频电路，压控振荡器最终输出的就是合成频率。其中：带通滤波器是为了抑制电路间的耦合效应和干扰引起的低频杂散信号，可变分频器/M的作用是提高带通滤波器的带宽值以使得F_out在设计频率范围内有连续输出，在鉴相器之后加一个采样保持器以减少合成时间，8极点的贝塞尔低通滤波器作用是在它的通频带内提供平坦的幅度和线性相位(即一致的群延时)响应，LC低通滤波器用来抑制因鉴相频率泄漏而产生的相位杂散，YIG振荡器能够在一个倍频程输出稳定的高功率射频电平，不仅可以保证合成器输出频率的稳定，同时也可以扩展输出频率范围。

如图3所示，为本实用新型实施例的仿真图，图符0为custom频率控制字K，图符1为晶体恒温振荡，图符2为加法器，图符3为采样保持器，图符4为取模运算，图符5为数字换算，图符2、3、4、5构成了相位累加器，图符6为正弦查找表，图符7为保持器代替DAC，图符8为低通滤波器，图符9、14为分频器，图符10为鉴相器，图符11为保持器，图符12为贝塞尔低通滤波器，图符13为压控振荡器，图符15、16为频谱分析窗口。其中：设置***时钟采样率90KHz，采样点数128000，***循环次数1，相位累加器采样器采样频率10KHz，取频率控制字K＝2²⁸，Modulo(取模)中的参数为2²⁴，数字换算中的Input bits和Retained bits分别为24和8，这代表相累加器位数N为24，ROM寻址位数L为8，若取参考信号源f_r为25MHz，M取2，将反馈回路中的分频器设置为固定值N_max＝25，开环锁相电路以及反馈回路主要完成倍频次数固定的倍频工作，输出频率的改变通过改变相位累加器的频率控制字k来实现，这样的电路设计起来比较简单、方便，性能也可满足需要。输出频率的最低分辨力为N_max、M与DDS分辨力三者的乘积。直接数字频率合成模块的输出频率的理论计算公式为：f_o＝Kf_r/2^N，最终合成频率理论值计算公式为：F_out＝N_maxf_o，由上述数据最终可得本次实施例的频率合成的理论值为10GHz，如图4所示，本次实施例的频谱图显示频率合成在10GHz，且没有任何杂散，频谱很纯净。而且本次频率合成时间可达ms级，分辨率优于1Hz。

从实验结果图4可知，本实用新型直接数字式锁相频率合成装置具有良好的合成效果，输出的频率无任何杂散存在，频率切换速率可达ms级，合成的频率可达到GHz，且分辨率优于1Hz，因此如上所述本实用新型达到了所需的合成效果。

以上所述仅是本实用新型的优选实施方式，应当指出：对于本技术领域的普通技术人员来说，在不脱离本实用新型原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本实用新型的保护范围。

Claims (4)

1.一种直接数字式锁相频率合成装置，其特征在于，包括：顺序设置的直接数字式频率合成电路、滤波电路、分频器电路、开环锁相电路，YIG调谐电路，以及一个反馈回路；其中：作为信号源的直接数字式频率合成电路依次通过滤波电路和分频电路接到开环锁相电路的输入端；所述开环锁相电路的输出依次通过一个YIG调谐电路和可变分频电路反馈到开环锁相电路的输入端；所述直接数字式频率合成电路包括频率控制字、相位累加器、正弦查找表、数模转换器、低通滤波器，以及一个恒温晶体振荡器作为参考时钟；所述的开环锁相电路包含鉴相器、采样保持器、贝塞尔低通滤波器、LC低通滤波器和压控振荡器；所述的反馈回路包含一个可变分频器。

2.根据权利要求1所述的直接数字式锁相频率合成装置，其特征在于：所述的滤波电路为一个带通滤波器；所述分频电路为一可变分频器；所述YIG调谐电路包含一个YIG频率振荡器；所述带通滤波器对直接数字式频率合成电路的输出进行滤波，然后通过可变分频器输入开环锁相电路。

3.根据权利要求1或2所述的直接数字式锁相频率合成装置，其特征在于：所述的开环锁相电路由鉴相器、采样保持器、贝塞尔低通滤波器、LC低通滤波器和压控振荡器顺序连接而成，其输出通过一个YIG调谐电路和可变分频器反馈到输入端，与开环锁相构成了一个倍频环路。

4.根据权利要求2所述的直接数字式锁相频率合成装置，其特征在于：所述频率控制字接入由相位累加器、正弦查找表、数模转换器和低通滤波器顺序连接而成的直接数字式频率合成电路，一个恒温晶体振荡器接入相位累加器和数模转换器作为参考信号源，直接数字式频率合成电路的输出频率通过设置好的带通滤波器和可变分频器接到开环锁相电路的输入端。