CN204595919U - 一种嵌入式人工神经网络处理器的接口装置 - Google Patents

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Abstract

本实用新型涉及一种嵌入式人工神经网络处理器的接口装置。装置由状态/控制寄存器、状态忙、中断判别电路、双FIFO样本数据存储单元、输出选择开关、双口RAM权值存储单元、结果存储单元、结构参数寄存器、输入选择开关组成。其中状态/控制寄存器与人工神经网络处理器和ARM微处理器相连接；中断判别电路与人工神经网络处理器、ARM微处理器相连接和状态/控制寄存器相连接；输入选择开关、双口RAM权值存储单元、结果存储单元、结构参数寄存器与ARM微处理器相连接；输出选择开关、双口RAM权值存储单元、结果存储单元、结构参数寄存器与人工神经网络处理器相连接。本设计可满足数据传输、存储与控制。

Description

一种嵌入式人工神经网络处理器的接口装置
技术领域
本实用新型涉及一种嵌入式人工神经网络处理器的接口，具体涉及一种基于FPGA的人工神经网络处理器与嵌入式ARM微处理器的接口装置。
背景技术
人工神经网络处理器的硬件实现是人工神经网络研究领域的重要课题。目前与ARM微处理器相结合来实现数据的传输和控制的接口方案很少。本实用新型设计通过对人工神经网络处理器与嵌入式ARM微处理器的接口设计，实现数据的并行传输、分类存储以及操作控制，提高数据传输、存储和处理的效率。
发明内容
本实用新型基于FPGA的人工神经网络处理器与ARM微处理器的接口装置，满足处理器之间的高效数据传输、存储与控制。
本新型实用提供的人工神经网络处理器接口装置由状态/控制寄存器、神经网络处理器控制线、状态忙、中断判别电路、双FIFO样本数据存储单元、输出选择开关、双口RAM权值存储单元、结果存储单元、结构参数寄存器、内部总线、ARM总线、输入选择开关、中断请求控制线、状态控制线和启停控制线组成。其中状态/控制寄存器一端通过神经网络处理器控制线与人工神经网络处理器相连接，另一端通过状态控制线和启停控制线与ARM微处理器相连接；中断判别电路通过内部总线与接口外的人工神经网络处理器相连接，用于接收来运算过程中产生的误差信号及迭代步数等数据；中断判别电路通过中断请求控制线与ARM微处理器相连接，用于输出中断请求；中断判别电路通过状态忙线与状态/控制寄存器相连接，用于状态寄存器的置位；输入选择开关、双口RAM权值存储单元、结果存储单元、结构参数寄存器通过ARM总线与ARM微处理器相连接，用于接收相关数据；输出选择开关、双口RAM权值存储单元、结果存储单元、结构参数寄存器通过内部总线与人工神经网络处理器相连接。
中断判别电路用来判别所产生的中断，包括收敛中断、误差不满足条件导致的非收敛中断、迭代步数不满足条件导致的非收敛中断，向ARM微处理器发出中断请求。
双FIFO样本数据存储单元用来接收存储来自ARM的样本数据和工作数据，并提供给内部总线提供给人工精神网络处理器进行运算。其形式采用双FIFO存储器，与输入选择开关和输入选择开关相结合，通过选择开关的切换以乒乓操作的方式对数据进行读写操作。
所述的双口RAM权值存储单元用来存放网络训练所需的权值，包括初始权值、动态权值和稳定权值；权值提供给运算模块进行处理。其形式采用双口RAM存储器，便于使用不同的时钟进行读写操作。
所述的结果存储单元用来存放网络工作阶段产生的处理结果，最后上传到ARM微处理器端进行操作。
所述的结构参数寄存器用来存储构造网络的相关参数，包括网络的层数L、每层的神经元的个数n、网络的学习速率η、附加动量系数α、学习速率调整因子β、γ，其中0<β<1，γ>1。
附图说明
图1为本实用新型的接口装置结构示意图。
    图1中，1是状态/控制寄存器、2是神经网络处理器控制线、3是状态忙、4是中断判别电路、5是双FIFO样本数据存储单元、6是输出选择开关、7是双口RAM权值存储单元、8是结果存储单元、9是结构参数寄存器、10是内部总线、11是ARM总线、12是输入选择开关、13是中断请求控制线、14是状态控制线、15是启停控制线组成。
具体实施方式
为了对本实用新型更好的理解，现结合附图对本实用新型做进一步的说明。
所述的嵌入式人工神经网络处理器的接口通过ARM总线(11)与外部ARM微处理器相连接，用于接收来自ARM微处理器的初始化数据和计算数据；该接口还通过内部总线(10)与人工神经网络处理器相连接，用于传输计算数据及存储运算结果。所述的接口由状态/控制寄存器（1）、神经网络处理器控制线（2）、状态忙（3）、中断判别电路（4）、双FIFO样本数据存储单元（5）、输出选择开关(6)、双口RAM权值存储单元（7）、结果存储单元（8）、结构参数寄存器（9）、内部总线（10）、ARM总线（11）、输入选择开关(12)、中断请求控制线（13）、状态控制线（14）和启停控制线（15）组成。
所述的中断判别电路（4）与ARM微处理器相连，另一端与人工神经网络处理器相连。当中断产生时ARM通过中断请求控制线（13）的电平跳变判断中断的产生，并通过中断判别电路（4）中的中断类型寄存器判断中断类型并执行相应的操作。
所述的双FIFO样本数据存储单元（5）、双口RAM权值存储单元（7）、结果存储单元（8）和结构参数寄存器（9）均通过ARM总线（11）与ARM微处理器相连，并通过控制总线完成DMA方式的数据传输，由于神经网络处理器的数据格式是16位定点数，所以数据总线宽度为16位。
所述的双FIFO样本数据存储单元（5）、双口RAM权值存储单元（7）、结果存储单元（8）还通过内部总线（10）与人工神经网络处理器相连,协助人工神经网络处理器完成相关的运算。
所述的接口电路由ARM微处理器根据其上层应用程序的指令要求，以DMA方式通过ARM总线（11）向结构参数寄存器（9）传递网络层数、各层神经元个数以及工作方式等信息；向双口RAM权值存储单元（7）传递各神经元的权值数据。随后开始通过ARM总线（11）向双FIFO样本数据存储单元（5）传递样本数据或实际数据，输入选择开关(12)选择切换到双FIFO样本数据存储单元（5）中一个空闲数据存储单元，开始接收来自ARM微处理器的数据，当一个FIFO数据存储单元满时，则输入选择开关(12) 选择切换到另一个空闲数据存储单元接收数据，与此同时，输出选择开关(6)开始向人工神经网络处理器输出数据至其内容存储单元，当但数据传输完毕，状态/控制寄存器（1）通过状态控制线（14）向ARM微处理器发传输完毕控制信号，则ARM微处理器通过启停控制线（15）启动人工神经网络处理器开始运算。运算产生的结果送入中断判别电路（4），中断判别电路（4）通过比较判断运算结果的类型并通过中断请求控制线（13）向ARM微处理器发送中断请求，同时通过状态忙（3）线向状态/控制寄存器（1）中的状态寄存器进行复位操作。ARM微处理器在接到中断请求后，查询中断判别电路（4）中的中断类型寄存器，调用相应的中断服务程序完成对中断的处理。
本新型实用提供的一种ARM微处理器与基于FPGA的人工神经网络处理器之间的接口电路，可以在ARM微处理器和人工神经网络处理器之间传输和存储神经网络处理器所需的各种类型的数据。通过DMA传输方式以及双口FIFO存储单元，可提高数据传输的效率，适合用于嵌入式处理器和人工神经网络处理器的并行运行，有助于提高基于嵌入式的便携人工神经网络处理的运算速度。

Claims (2)

1.一种嵌入式人工神经网络处理器的接口装置，其特征在于：装置由状态/控制寄存器、神经网络处理器控制线、状态忙、中断判别电路、双FIFO样本数据存储单元、输出选择开关、双口RAM权值存储单元、结果存储单元、结构参数寄存器、内部总线、ARM总线、输入选择开关、中断请求控制线、状态控制线和启停控制线组成，其中状态/控制寄存器一端通过神经网络处理器控制线与人工神经网络处理器相连接，另一端通过状态控制线和启停控制线与ARM微处理器相连接；中断判别电路通过内部总线与接口外的人工神经网络处理器相连接；中断判别电路通过中断请求控制线与ARM微处理器相连接；中断判别电路通过状态忙线与状态/控制寄存器相连接；输入选择开关、双口RAM权值存储单元、结果存储单元、结构参数寄存器通过ARM总线与ARM微处理器相连接；输出选择开关、双口RAM权值存储单元、结果存储单元、结构参数寄存器通过内部总线与人工神经网络处理器相连接。
2.根据权利要求1所述的一种嵌入式人工神经网络处理器的接口装置，其特征在于所述的双FIFO样本数据存储单元采用双FIFO存储器。
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