CN204578498U - 改进的相位插值器 - Google Patents

Abstract

本实用新型提供一种改进的相位插值器，其包括：时钟选择译码器，用于对插值控制码进行译码得到一组时钟选择码；相位选择译码器，用于对插值控制码进行译码得到相位选择码；第一时钟选择电路，根据一组时钟选择码输出第一或第三时钟信号；第二时钟选择电路，根据一组时钟选择码输出第二或第四时钟信号；相位插值电路，根据相位选择码对第一或第二时钟选择电路输出的时钟信号进行插值并输出插值后的时钟信号；时钟切换判断电路，其根据一组时钟选择码中的时钟选择码的变化判断是否会进行时钟信号切换，如果是，使得所述相位选择译码器将相位选择码设定为预定的码值并输出。这样能够避免时钟切换过程中产生的毛刺对相位插值器输出信号的影响。

Description

改进的相位插值器

【技术领域】

本实用新型涉及相位插值器技术领域，特别涉及一种新型的相位插值器，其能够避免了时钟切换过程中产生的毛刺对相位插值器输出信号的影响，它能极大地提高***的性能与稳定性。

【背景技术】

相位插值器(phase interpolator)可以将周期相同而相位不同的两个周期性的输入信号S1和S2按比例混合产生一个相位介于两者之间的相同周期的输出号。如图1所示的，所述相位插值器100其包括第一时钟选择电路110、第二时钟选择电路120和相位插值电路130。

第一时钟选择电路110的第一输入端输入相位为0的第一时钟信号CLK0，第二输入端输入相位为180的第三时钟信号CLK180，其根据控制信号Sel1选择第一时钟信号CLK0和第三时钟信号CLK180输出作为时钟信号S1。第二时钟选择电路120的第一输入端输入相位为90的第二时钟信号CLK90，第二输入端输入相位为270的第三时钟信号CLK270，其根据控制信号Sel2选择第二时钟信号CLK90和第四时钟信号CLK180输出作为时钟信号S2。第一时钟信号、第二时钟信号、第三时钟信号和第四时钟信号的周期相同，相位不同。

所述相位插值电路130的第一输入端接收所述时钟信号S1，第二输入端接收所述时钟信号S2，其根据权重控制信号w将时钟信号S1和S2混合成一个相位介于S1和S2之间的时钟信号Sout。

插值输出的时钟信号Sout的相位的计算公式如下：

${\mathrm{\θ}}_{\mathrm{Sout}}=\frac{w}{W}{\mathrm{\θ}}_{S1}+\frac{W-w}{W}{\mathrm{\θ}}_{S2}$

其中θ_Sout为时钟信号Sout的相位，θ_S1为时钟信号S1的相位，θ_S2为时钟信号S2的相位，w的取值从0到W。可以看出，通过控制所述权重控制信号w，插值后的时钟信号Sout的相位可以为从θ_S1到θ_S2的任一相位。

图2示意出了两个输入时钟信号S1和S2插值后得到一个输出时钟信号Sout的相位示意图。

结合图3所示，如果希望插值得到相位在0度到90度之间的时钟信号时，第一时钟选择电路110选通第一时钟信号CLK0，第二时钟选择电路120选通第二时钟信号CLK90。如果希望插值得到相位在90度到180度之间的时钟信号时，第一时钟选择电路110选通第三时钟信号CLK180，第二时钟选择电路120选通第二时钟信号CLK90，此时第一时钟选择电路110切换了一次输入的时钟信号，即将第一时钟信号CLK0切换为第三时钟信号CLK180。如果希望插值得到相位在180度到270度之间的时钟信号时，第一时钟选择电路110选通第三时钟信号CLK180，第二时钟选择电路120选通第四时钟信号CLK270，此时第二时钟选择电路120切换了一次输入的时钟信号，即将第二时钟信号CLK90切换为第四时钟信号CLK270。如果希望插值得到相位在270度到0度之间的时钟信号时，第一时钟选择电路110选通第一时钟信号CLK0，第二时钟选择电路120选通第四时钟信号CLK270，此时第一时钟选择电路110切换了一下输入的时钟信号，即将第三时钟信号CLK180切换为第一时钟信号CLK0。

所述相位插值器在输入的时钟信号的切换过程中很可能会导致输出的插值后的时钟信号产生毛刺。如图4所示的，在第三时钟信号CLK180被切换成第一时钟信号CLK0时，插值后的时钟信号会在在切换点处产生毛刺。现有的相位插值器的时钟切换过程中通常会产生毛刺。由于无法避免时钟切换产生的毛刺对相位插值器输出信号的影响，它将严重地损害相位插值的质量。在时钟数据恢复环路的应用中，它会严重降低时钟数据恢复环路的性能，在极端的情况下可能会使环路失锁(unlock)。

因此，有必要提出一种新型的相位插值器，以克服上述问题。

【实用新型内容】

本实用新型的目的在于提供一种新型的相位插值器，其能够避免了时钟切换过程中产生的毛刺对相位插值器输出信号的影响，它能极大地提高***的性能与稳定性。

为了解决上述问题，本实用新型提供一种相位插值器，其包括：时钟选择译码器，用于利用采样时钟对输入的插值控制码进行译码得到一组时钟选择码，所述一组时钟选择码中均包括多个时钟选择码；相位选择译码器，用于利用采样时钟对输入的插值控制码进行译码得到相位选择码；第一时钟选择电路，其具有第一输入端、第二输入端和输出端，第一输入端接收第一时钟信号，第二输入端接收第三时钟信号，第一时钟选择电路根据所述一组时钟选择码有选择的输出第一时钟信号或第三时钟信号；第二时钟选择电路，其具有第三输入端、第四输入端和输出端，第三输入端接收第二时钟信号，第四输入端接收第四时钟信号，第二时钟选择电路根据所述一组时钟选择码有选择的输出第二时钟信号或第四时钟信号；相位插值电路，其第一输入端与第一时钟选择电路的输出端相连，其第二输入端与第二时钟选择电路的输出端相连，其控制端与相位选择译码器的输出端相连，其根据相位选择码对两个输入端输入的时钟信号进行插值，并输出插值后的时钟信号；时钟切换判断电路，其根据所述一组时钟选择码中的时钟选择码的变化判断第一时钟选择电路是否会进行时钟信号切换和/或第二时钟选择电路是否会进行时钟信号切换，如果是，则输出时钟信号切换脉冲；在所述时钟信号切换脉冲有效期间，所述相位选择译码器会将相位选择码设定为预定的码值并输出，在此期间，第一时钟选择电路完成时钟信号切换和/或第二时钟选择电路完成时钟信号切换，在所述时钟信号切换脉冲无效期间，所述相位选择译码器会正常的输出译码得到的相位选择码。

进一步的，所述一组时钟选择码中均包括有第一时钟选择码、第二时钟选择码、第三时钟选择码和第四时钟选择码，第一时钟选择电路具有第一控制端和第二控制端，其第一控制端接收所述一组时钟选择码中的第一时钟选择码，其第二控制端接收所述一组时钟选择码中的第三时钟选择码，其在第一时钟选择码有效，且在第三时钟选择码无效时，输出第一时钟信号，其在第一时钟选择码无效，且在第三时钟选择码有效时，输出第三时钟信号；第二时钟选择电路具有第三控制端和第四控制端，其第三控制端接收所述一组时钟选择码中的第二时钟选择码，其第四控制端接收所述一组时钟选择码中的第四时钟选择码，其在第二时钟选择码有效，且在第四时钟选择码无效时，输出第二时钟信号，其在第二时钟选择码无效，且在第四时钟选择码有效时，输出第四时钟信号。

进一步的，第一时钟信号和第三时钟信号的相位相差180度，第二时钟信号和第四时钟信号的相位相差180度，第一时钟信号和第二时钟信号的相位相差90度，第三时钟信号与第四时钟信号的相位相差90度。

进一步的，所述相位选择码包括第一权重码和第二权重码，第一权重码为第一时钟选择电路输出的时钟信号的插值权重，第二权重码为第二时钟选择电路输出的时钟信号的插值权重，相位插值电路根据第一权重码和第二权重码对两个输入端输入的时钟信号进行插值，并输出插值后的时钟信号，第二权重码为第一权重码的和为恒定值。

进一步的，根据所述一组时钟选择码中的第一时钟选择码和第三时钟码的变化判断第一时钟选择电路是否会进行时钟信号切换，如果是，则时钟切换判断电路输出第一时钟信号切换脉冲，在第一时钟信号切换脉冲有效期间，所述相位选择译码器会将译码得到的相位选择码中的第一权重码设定为预定最低权重值，将译码得到的相位选择码中的第二权重码设定为预定最高权重值，在第一时钟信号切换脉冲无效期间，所述相位选择译码器正常输出译码得到的相位选择码的第一权重码和第二权重码，根据所述一组时钟选择码中的第二时钟选择码和第四时钟码的变化判断第二时钟选择电路是否会进行时钟信号切换，如果是，则所述时钟切换判断电路输出第二时钟信号切换脉冲，在第二时钟信号切换脉冲有效期间，所述相位选择译码器会将译码得到的相位选择码中的第一权重码设定为预定最高权重值，将译码得到的相位选择码中的第二权重码改变为预定最低权重值，在第二时钟信号切换脉冲无效期间，所述相位选择译码器正常输出译码得到的相位选择码的第一权重码和第二权重码。

进一步的，所述时钟选择译码器包括时钟选择译码器和时钟选择采样电路，所述相位选择译码电路对输入的插值控制码进行译码得到初始时钟选择码，所述时钟选择采样电路利用采样时钟对初始时钟选择码进行采样得到一组时钟选择码。

进一步的，所述时钟切换判断电路包括异或逻辑电路、复位控制电路和D触发器，所述异或逻辑电路的一端与所述初始时钟选择码中的相应时钟选择码相连，所述异或逻辑电路的另一端时钟选择采样电路输出的一组时钟选择码中的相应时钟选择码相连，其输出端与D触发器的输入端相连，D触发器的输出端输出的有效的时钟信号切换脉冲，所述复位控制电路输出复位信号给D触发器的复位端，以复位该D触发器，使得该时钟信号切换脉冲复位为无效。

进一步的，相位选择译码器包括相位选择译码电路、相位选择采样电路和输出逻辑电路，所述相位选择译码电路对输入的插值控制码进行译码得到初始相位选择码，相位选择采样电路利用采样时钟对初始相位选择码进行采样得到第一权重码，所述输出逻辑电路根据时钟切换判断电路输出的时钟信号切换脉冲确定是输出预定权重值的第一权重码和第二权重码，还是直接基于相位选择采样电路输出的第一权重码输出第一权重码和第二权重码。

与现有技术相比，本实用新型的相位插值器，在时钟切换时，所述相位选择译码器会将译码得到的相位选择码改变为预定的相位选择码的码值，并持续预定时间，随后所述相位选择译码器会正常的输出译码得到的相位选择码，在所述相位选择译码器输出预定的相位选择码的码值的期间，第一时钟选择电路完成时钟信号切换和/或第二时钟选择电路完成时钟信号切换，这样能够避免时钟切换过程中产生的毛刺对相位插值器输出信号的影响。

【附图说明】

为了更清楚地说明本实用新型实施例的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本实用新型的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其它的附图。其中：

图1为传统的相位插值器的功能框图；

图2示意出了两个输入时钟信号S1和S2插值后得到一个输出时钟信号Sout的相位示意图；

图3为相位插值器的象限运行原理示意图；

图4为时钟切换过程中插值后的时钟信号的毛刺产生示例；

图5为本实用新型中的相位插值器在一个实施例中的结构框图；

图6为本实用新型中的时钟选择译码电路在一个实施例中的电路图；

图7为本实用新型中的时钟切换判断电路在一个实施例中的电路图；

图8为本实用新型中的相位选择译码电路在一个实施例中的电路图；

图9为本实用新型中的时钟选择电路和相位插值电路在一个实施例中的电路图；

图10为时钟选择译码器和相位控制译码器转换表的示例；

图11为时钟切换判断电路中的各个信号在一个示例中的时序图。

【具体实施方式】

为使本实用新型的上述目的、特征和优点能够更加明显易懂，下面结合附图和具体实施方式对本实用新型作进一步详细的说明。

此处所称的“一个实施例”或“实施例”是指可包含于本实用新型至少一个实现方式中的特定特征、结构或特性。在本说明书中不同地方出现的“在一个实施例中”并非均指同一个实施例，也不是单独的或选择性的与其他实施例互相排斥的实施例。除非特别说明，本文中的连接、相连、相接的表示电性连接的词均表示直接或间接电性相连。

本实用新型提出了一种新型的相位插值器，其能够避免了时钟切换过程中产生的毛刺对相位插值器输出信号的影响，它能极大地提高***的性能与稳定性。

图5为本实用新型中的相位插值器200在一个实施例中的结构框图。如图5所示，所述相位插值器200包括时钟选择译码器210、时钟切换判断电路220、相位选择译码器230、第一时钟选择电路240、第二时钟选择电路250和相位插值电路260。

所述时钟选择译码器210用于利用采样时钟CLK对输入的插值控制码clk_ctrl进行译码得到一组时钟选择码clk_sel_q。该组时钟选择码中均包括多个时钟选择码。所述插值控制码clk_ctrl可以由外部控制器提供，该外部控制器可以控制该相位插值器输出期望的相位的时钟信号Sout。在应用时，该外部控制器希望所述相位插值器输出x相位的时钟信号，那么该外部控制器则发出该x相位对应的插值控制码，以使得所述相位插值器插值得到x相位的时钟信号。

相位选择译码器230用于利用采样时钟CLK对输入的插值控制码clk_ctrl进行译码得到相位选择码ph_sel。

第一时钟选择电路240具有第一输入端、第二输入端和输出端，第一输入端接收第一时钟信号CLK0，第二输入端接收第三时钟信号CLK180。第一时钟选择电路240根据时钟选择判断电路220输出的一组时钟选择码clk_sel_q有选择的输出第一时钟信号CLK0或第三时钟信号CLK180。

第二时钟选择电路250具有第三输入端、第四输入端和输出端，第三输入端接收第二时钟信号CLK90，第四输入端接收第四时钟信号CLK270。第二时钟选择电路250根据时钟选择判断电路220输出的一组时钟选择码clk_sel_q有选择的输出第二时钟信号CLK90或第四时钟信号CLK270。

相位插值电路260，其第一输入端与第一时钟选择电路240的输出端相连，其第二输入端与第二时钟选择电路250的输出端相连，其控制端与相位选择译码器230的输出端相连，其根据相位选择码ph_sel对两个输入端输入的时钟信号进行插值，并输出插值后的时钟信号Sout。

所述时钟切换判断电路220根据时钟选择译码器210输出的所述一组时钟选择码clk_sel_q中的时钟选择码的变化判断第一时钟选择电路240是否会进行时钟信号切换和/或第二时钟选择电路是否会进行时钟信号切换，如果是，则输出时钟信号切换脉冲clk_trans。

在所述时钟信号切换脉冲clk_trans有效(比如高电平有效)期间，所述相位选择译码器230会将相位选择码ph_sel设定为预定的码值并输出，在此期间，第一时钟选择电路240完成时钟信号切换和/或第二时钟选择电路250完成时钟信号切换。在所述时钟信号切换脉冲clk_trans无效期间，所述相位选择译码器230会正常的输出译码得到的相位选择码ph_sel。

在一个实施例中，第一时钟信号CLK0和第三时钟信号CLK180的相位相差180度，第二时钟信号CLK90和第四时钟信号CLK270的相位相差180度，第一时钟信号CLK0和第二时钟信号CLK90的相位相差90度，第三时钟信号CLK180与第四时钟信号CLK270的相位相差90度，第一时钟信号CLK0的相位为0。这样，相位插值电路260可以得到任意相位的时钟信号。

在一个实施例中，所述时钟选择译码器210输出的一组时钟选择码clk_sel_q中包括有第一时钟选择码clk_sel_q<3>、第二时钟选择码clk_sel_q<1>、第三时钟选择码clk_sel_q<2>和第四时钟选择码clk_sel_q<0>。

第一时钟选择电路240具有第一控制端和第二控制端，其第一控制端接收时钟选择译码器210输出的一组时钟选择码clk_sel_q中的第一时钟选择码clk_sel_q<3>，其第二控制端接收时钟选择译码器210输出的一组时钟选择码中的第三时钟选择码clk_sel_q<1>。第一时钟选择电路240在第一时钟选择码clk_sel_q<3>有效，且在第三时钟选择码clk_sel_q<1>无效时，输出第一时钟信号CLK0，其在第一时钟选择码clk_sel_q<3>无效，且在第三时钟选择码clk_sel_q<1>有效时，输出第三时钟信号CLK180。

第二时钟选择电路250具有第三控制端和第四控制端，其第三控制端接收时钟选择译码器210输出的一组时钟选择码clk_sel_q中的第二时钟选择码clk_sel_q<2>，第四控制端接收时钟选择译码器210输出的一组时钟选择码clk_sel_q中的第四时钟选择码clk_sel_q<0>。第二时钟选择电路250在第二时钟选择码clk_sel_q<2>有效，且在第四时钟选择码clk_sel_q<0>无效时，输出第二时钟信号CLK90，其在第二时钟选择码clk_sel_q<2>无效，且在第四时钟选择码clk_sel_q<0>有效时，输出第四时钟信号CLK270。

在一个实施例中，所述相位选择码ph_sel包括第一权重码bit_b<15:0>和第二权重码bit<15:0>，第二权重码为第一权重码的和为恒定值。第一权重码为第一时钟选择电路240输出的时钟信号的插值权重，第二权重码为第二时钟选择电路250输出的时钟信号的插值权重，相位插值电路260根据第一权重码bit_b<15:0>和第二权重码bit<15:0>对两个输入端输入的时钟信号进行插值，并输出插值后的时钟信号。

在一个实施例中，根据所述一组时钟选择码中的第一时钟选择码和第三时钟码的变化判断第一时钟选择电路240是否会进行时钟信号切换，如果是，则时钟切换判断电路260输出第一时钟信号切换脉冲ctl_trans<3>。在第一时钟信号切换脉冲有效期间，所述相位选择译码器230会将译码得到的相位选择码中的第一权重码设定为预定最低权重值，比如权重为0，即切断第一时钟选择电路240的输出的时钟信号，将译码得到的相位选择码中的第二权重码设定为预定最高权重值。在第一时钟信号切换脉冲无效期间，所述相位选择译码器230正常输出译码得到的相位选择码的第一权重码和第二权重码。

根据所述一组时钟选择码中的第二时钟选择码和第四时钟码的变化判断第二时钟选择电路250是否会进行时钟信号切换，如果是，则所述时钟切换判断电路260输出第二时钟信号切换脉冲ctl_trans<2>。在第二时钟信号切换脉冲有效期间，所述相位选择译码器230会将译码得到的相位选择码中的第一权重码设定为预定最高权重值，将译码得到的相位选择码中的第二权重码改变为预定最低权重值。在第二时钟信号切换脉冲无效期间，所述相位选择译码器230正常输出译码得到的相位选择码的第一权重码和第二权重码。

在一个实施例中，所述时钟选择译码器210包括时钟选择译码电路和时钟选择采样电路。所述相位选择译码电路220对输入的插值控制码clk_ctrl进行译码得到初始时钟选择码clk_sel<3:0>。时钟选择采样电路利用采样时钟clk对初始时钟选择码进行采样得到一组时钟选择码clk_sel_q<3:0>。图6为本实用新型中的时钟选择译码电路210在一个实施例中的电路图。如图6所示，D触发器DFF2<3:0>为时钟选择采样电路。

在一个实施例中，如图7所示的，所述时钟切换判断电路220包括异或逻辑电路XOR<3:0>、复位控制电路reset_ctl和D触发器DFF3<3:0>。

所述异或逻辑电路XOR<3:0>的一个输入端与所述初始时钟选择码clk_sel<3:0>中的相应时钟选择码相连，所述异或逻辑电路XOR<3:0>的另一个输入端时钟选择采样电路输出的一组时钟选择码clk_sel_q<3:0>中的相应时钟选择码相连，其输出端与D触发器DFF3<3:0>的输入端D相连，D触发器的输出端Q输出的有效的时钟信号切换脉冲clk_trans<3:0>。

所述复位控制电路reset_ctl输出复位信号给D触发器的复位端，以复位该D触发器，使得该时钟信号切换脉冲复位为无效。Reset_ctl利用采样时钟clk的下降沿产生一个复位信号，在clk下降沿附近将clk_trans<3：0>清为“0”，及clk_trans_b<3：0>复位为“1”。

在一个实施例中，如图8所示的，相位选择译码器230包括相位选择译码电路、相位选择采样电路DFF1<15:0>和输出逻辑电路231。所述相位选择译码电路对输入的插值控制码进行译码得到初始相位选择码ph_w。相位选择采样电路DFF1<15:0>利用采样时钟对初始相位选择码进行采样得到第一权重码。所述输出逻辑电路231根据时钟切换判断电路输出的时钟信号切换脉冲clk_trans_b<2>,clk_trans_b<3>和确定是输出预定权重值的第一权重码bit_b<15:0>和第二权重码bit<15:0>，还是直接基于相位选择采样电路输出的第一权重码输出第一权重码bit_b<15:0>和第二权重码bit<15:0>。

图9为本实用新型中的时钟选择电路和相位插值电路在一个实施例中的电路图。如图9所示，第一时钟选择单元240包括第一选通单元和第二选通单元。第一时钟选择码clk_sel_q<3>控制第一选通单元是否选通，该第一选通单元的输入端连接第一时钟信号CLK0，第三时钟选择码clk_sel_q<1>控制第二选通单元是否选通，该第二选通单元的输入端连接第三时钟信号CLK180，第一选通单元的输出端与第二选通单元的输出端相连。

第二时钟选择单元250包括第三选通单元和第四选通单元。第二时钟选择码clk_sel_q<2>控制第三选通单元是否选通，该第三选通单元的输入端连接第二时钟信号CLK90，第四时钟选择码clk_sel_q<0>控制第四选通单元是否选通，该第四选通单元的输入端连接第四时钟信号CLK270，第三选通单元的输出端与第四选通单元的输出端相连。

相位插值电路260包括第一缓冲器BUF1、第二缓冲器BUF2和输出缓冲器。第一缓冲器的输入端与第一时钟选择单元240的输出端相连，第一缓冲器的输出端与第二缓冲器的输出端相连，第二缓冲器的输入端与第二时钟选择单元250的输出端相连，输出缓冲器的输入端与第二缓冲器的输出端相连。第一权重码bit_b<15:0>输入第一缓冲器BUF1的控制端以进行权重设置，第二权重码bit<15:0>输入第二缓冲器BUF2的控制端以进行权重设置。

图10为时钟选择译码器和相位控制译码器转换表的示例。左侧clk_ctrl一栏为插值控制码，中间clk_sel一栏为一组原始时钟选择码。bit_b<15:0>为16位的第一权重码，bit<15:0>为16位的第二权重码。时钟选择译码器和相位控制译码器根据该转换表进行译码。

在本实用新型中，时钟选择控制clk_sel_q<3:0>与相位选择控制bit<15:0>和bit_b<15:0>是由同一个时钟同步的。采用控制逻辑时钟同步的意义在于避免数字逻辑转换的过程中的竞争冒险及毛刺的产生。

以图10中的译码器转换表为例，当clk_ctl<5:0>从6’b001111跳变到6’b010010时，(每个时钟周期跳变3个码字)，bit<15:0>由16’b0111111111111111变为16’b0011111111111111；bit_b<15:0>由16’b1000000000000000变为16’b1100000000000000。

这样无论在什么时候切换时钟，都无法避免毛刺的产生，因为图9中的缓冲器BUF1或者BUF2的权重都没有出现变成0(也就是断开)的情况。可以肯定，只要跳变的幅度超过1个码字，传统的相位插值器的设计是存在缺陷的。

本实用新型中提出的一种新型的相位插值器，它避免了超过一个码字的跳变引起的输入时钟切换对输出时钟信号的影响。如图7所示，通过对时钟选择译码器的输出和DFF2<3:0>的输出进行相应的异或运算，来获知下一个时钟切换的发生。

图11给出了该相位插值器的工作时序图。clk_sel<1>由“1”变成“0”，而clk_sel<3>由“0”变成“1”，在下一个clk的上升沿到来时，DFF2<3>将clk_sel_q<3>置为“1”，DFF2<1>将clk_sel_q<1>置为“0”。由此可见，当这个clk的上升沿没来之前，DFF2<3>和DFF2<1>的相应的输入和输出的值是相反的。当异或门XOR<3>和XOR<1>的输出变为“1”时，DFF3<3>和DFF3<1>在上升沿到来时将clk_trans<3>,clk_trans<1>置为“1”；将clk_trans_b<3>,clk_trans_b<1>置为“0”。图10中的Reset_ctl利用时钟clk的下降沿产生一个rb信号，在clk下降沿附近将clk_trans<3>和clk_trans<0>清为“0”，及clk_trans_b<3>和clk_trans_b<1>复位为“1”。时序图如图11所示。

图8中Nand1利用clk_trans_b<3>变为“0”，强制将bit_b<15:0>全部置为“0”，而bit<15:0>全部置为“1”。这样BUF1将被从输入时钟和输出时钟断开。在clk_trans_b<3>等于“0”的半个周期内，完成了CLK0与CLK180两个时钟的相互切换。同理当要进行CLK90与CLK270这两个时钟之间的相互切换时，通过Nand0<15:0>将bit<15:0>强制全部置为“0”，bit_b<15:0>全部置为“1”，从而将BUF2从输入时钟与输出时钟之间断开，来完成时钟的切换。

在半个clk时钟周期之后，Reset_ctl将DFF3<3:0>的输出clk_trans<3:0>和clk_trans_b<3:0>进行复位，复位后Nand0和Nand1不会影响bit<15:0>与bit_b<15:0>的输出。这样就可以在另外半个clk时钟周期恢复相位插值器的正常工作状态，而不对其进行强制干扰。

该设计通过对相位插值器的工作状态进行强制干预，将相位插值器的数值控制权重bit<15:0>:bit_b<15:0>设置为16’b0000000000000000:16’b11111111111111111或16’b1111111111111111:16’b0000000000000000，同时利用缓冲器BUF1或BUF2与输出断开的半个clk时钟周期完成输入时钟的切换。在切换结束后将相位选择控制码字bit<15:0>和bit_b<15:0>恢复。通过两步跳跃的设计，避免由于输入时钟切换而在相位插值器的输出产生时钟毛刺，大大提高了***的稳定性和性能。

在本实用新型中，“连接”、相连、“连”、“接”等表示电性相连的词语，如无特别说明，则表示直接或间接的电性连接。

需要指出的是，熟悉该领域的技术人员对本实用新型的具体实施方式所做的任何改动均不脱离本实用新型的权利要求书的范围。相应地，本实用新型的权利要求的范围也并不仅仅局限于前述具体实施方式。

Claims (8)

1.一种相位插值器，其特征在于，其包括：

时钟选择译码器，用于利用采样时钟对输入的插值控制码进行译码得到一组时钟选择码，所述一组时钟选择码中均包括多个时钟选择码；

相位选择译码器，用于利用采样时钟对输入的插值控制码进行译码得到相位选择码；

第一时钟选择电路，其具有第一输入端、第二输入端和输出端，第一输入端接收第一时钟信号，第二输入端接收第三时钟信号，第一时钟选择电路根据所述一组时钟选择码有选择的输出第一时钟信号或第三时钟信号；

第二时钟选择电路，其具有第三输入端、第四输入端和输出端，第三输入端接收第二时钟信号，第四输入端接收第四时钟信号，第二时钟选择电路根据所述一组时钟选择码有选择的输出第二时钟信号或第四时钟信号；

相位插值电路，其第一输入端与第一时钟选择电路的输出端相连，其第二输入端与第二时钟选择电路的输出端相连，其控制端与相位选择译码器的输出端相连，其根据相位选择码对两个输入端输入的时钟信号进行插值，并输出插值后的时钟信号，

时钟切换判断电路，其根据所述一组时钟选择码中的时钟选择码的变化判断第一时钟选择电路是否会进行时钟信号切换和/或第二时钟选择电路是否会进行时钟信号切换，如果是，则输出时钟信号切换脉冲；

在所述时钟信号切换脉冲有效期间，所述相位选择译码器会将相位选择码设定为预定的码值并输出，在此期间，第一时钟选择电路完成时钟信号切换和/或第二时钟选择电路完成时钟信号切换，在所述时钟信号切换脉冲无效期间，所述相位选择译码器会正常的输出译码得到的相位选择码。

2.根据权利要求1所述的相位插值器，其特征在于，所述一组时钟选择码中均包括有第一时钟选择码、第二时钟选择码、第三时钟选择码和第四时钟选择码，

第一时钟选择电路具有第一控制端和第二控制端，其第一控制端接收所述一组时钟选择码中的第一时钟选择码，其第二控制端接收所述一组时钟选择码中的第三时钟选择码，其在第一时钟选择码有效，且在第三时钟选择码无效时，输出第一时钟信号，其在第一时钟选择码无效，且在第三时钟选择码有效时，输出第三时钟信号；

第二时钟选择电路具有第三控制端和第四控制端，其第三控制端接收所述一组时钟选择码中的第二时钟选择码，其第四控制端接收所述一组时钟选择码中的第四时钟选择码，其在第二时钟选择码有效，且在第四时钟选择码无效时，输出第二时钟信号，其在第二时钟选择码无效，且在第四时钟选择码有效时，输出第四时钟信号。

3.根据权利要求2所述的相位插值器，其特征在于，第一时钟信号和第三时钟信号的相位相差180度，第二时钟信号和第四时钟信号的相位相差180度，第一时钟信号和第二时钟信号的相位相差90度，第三时钟信号与第四时钟信号的相位相差90度。

4.根据权利要求2所述的相位插值器，其特征在于，所述相位选择码包括第一权重码和第二权重码，

第一权重码为第一时钟选择电路输出的时钟信号的插值权重，

第二权重码为第二时钟选择电路输出的时钟信号的插值权重，

相位插值电路根据第一权重码和第二权重码对两个输入端输入的时钟信号进行插值，并输出插值后的时钟信号，

第二权重码为第一权重码的和为恒定值。

5.根据权利要求4所述的相位插值器，其特征在于，

根据所述一组时钟选择码中的第一时钟选择码和第三时钟码的变化判断第一时钟选择电路是否会进行时钟信号切换，如果是，则时钟切换判断电路输出第一时钟信号切换脉冲，在第一时钟信号切换脉冲有效期间，所述相位选择译码器会将译码得到的相位选择码中的第一权重码设定为预定最低权重值，将译码得到的相位选择码中的第二权重码设定为预定最高权重值，在第一时钟信号切换脉冲无效期间，所述相位选择译码器正常输出译码得到的相位选择码的第一权重码和第二权重码，

根据所述一组时钟选择码中的第二时钟选择码和第四时钟码的变化判断第二时钟选择电路是否会进行时钟信号切换，如果是，则所述时钟切换判断电路输出第二时钟信号切换脉冲，在第二时钟信号切换脉冲有效期间，所述相位选择译码器会将译码得到的相位选择码中的第一权重码设定为预定最高权重值，将译码得到的相位选择码中的第二权重码改变为预定最低权重值，在第二时钟信号切换脉冲无效期间，所述相位选择译码器正常输出译码得到的相位选择码的第一权重码和第二权重码。

6.根据权利要求5所述的相位插值器，其特征在于，所述时钟选择译码器包括时钟选择译码器和时钟选择采样电路，

所述相位选择译码电路对输入的插值控制码进行译码得到初始时钟选择码，所述时钟选择采样电路利用采样时钟对初始时钟选择码进行采样得到一组时钟选择码。

7.根据权利要求6所述的相位插值器，其特征在于，

所述时钟切换判断电路包括异或逻辑电路、复位控制电路和D触发器，

所述异或逻辑电路的一端与所述初始时钟选择码中的相应时钟选择码相连，所述异或逻辑电路的另一端时钟选择采样电路输出的一组时钟选择码中的相应时钟选择码相连，其输出端与D触发器的输入端相连，D触发器的输出端输出的有效的时钟信号切换脉冲，

所述复位控制电路输出复位信号给D触发器的复位端，以复位该D触发器，使得该时钟信号切换脉冲复位为无效。

8.根据权利要求7所述的相位插值器，其特征在于，相位选择译码器包括相位选择译码电路、相位选择采样电路和输出逻辑电路，

所述相位选择译码电路对输入的插值控制码进行译码得到初始相位选择码，相位选择采样电路利用采样时钟对初始相位选择码进行采样得到第一权重码，

所述输出逻辑电路根据时钟切换判断电路输出的时钟信号切换脉冲确定是输出预定权重值的第一权重码和第二权重码，还是直接基于相位选择采样电路输出的第一权重码输出第一权重码和第二权重码。