CN201867675U - 一种无毛刺双时钟切换装置 - Google Patents
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Abstract
本实用新型涉及一种无毛刺双时钟切换装置，该装置包括第一时钟发生装置、输入选择控制装置、第二时钟发生装置、第一采样单元、第二采样单元、第三采样单元和第四采样单元；所述第一时钟发生装置的输出端、输入选择控制装置的输出端分别电连接到所述第一采样单元；所述第一采样单元的输出端、所述第二时钟发生装置的输出端分别与所述第二采样单元电连接；所述第二采样单元的输出端、第一时钟发生装置的输出端分别与所述第三采样单元电连接。本实用新型的所述无毛刺双时钟切换装置使用通用硬件即可实现双时钟无毛刺的切换，因此具有结构简单、响应速度快的特点。
Description
技术领域
本实用新型涉及一种时钟切换装置，特别涉及一种无毛刺双时钟切换装置。
背景技术
由于时钟切换可能工作在同步时钟，也可能工作在异步时钟域，而前者是后者的特殊情况，所以必须能在完全异步的任何时钟关系下工作。考虑到时钟切换输出的负载是对边沿敏感的触发寄存器，所以时钟切换的输出必须稳定，不能有任何毛刺。
时钟切换的基本原理是将输入控制信号用任意一个时钟接受采样，经过同步器得到这个时钟域下的稳定值，再被另一个时钟接受采样，用同步器得到另一个时钟域下的稳定值，在各自的时钟域中把这些稳定值通过运算得到时钟控制信号。
这些同步器可以使用特定工艺库实现，也可以使用标准单元库实现，显然后者的实现更具有通用移植性。
时钟门控电路通常是使用特定工艺库下的锁存器或者类似电路实现，难以通用移植。
现有常见的双时钟切换装置即按照上述原理，首先对将输入控制信号进行采样，得到正确的时钟控制信号，这个过程在处理时需要跨时钟域同步，硬件资源占用大，响应时间也比较慢。再根据时钟控制信号启停时钟门控电路，后者通常是使用特定工艺库下的锁存器或者类似电路完成实现，硬件难以移植。此外，由于传统的直接使用选择器实现的异步时钟切换装置会出现毛刺，使用场合有很多限制。
实用新型内容
本实用新型的目的是提供一种结构简单、性能可靠、成本低的无毛刺双时钟切换装置。
为解决上述技术问题，本实用新型采取以下技术方案：一种无毛刺双时钟切换装置，该装置包括第一时钟发生装置、输入选择控制装置、第二时钟发生装置、第一采样单元、第二采样单元、第三采样单元和第四采样单元；所述第一时钟发生装置的输出端、输入选择控制装置的输出端分别电连接到所述第一采样单元；所述第一采样单元的输出端、所述第二时钟发生装置的输出端分别与所述第二采样单元电连接；所述第二采样单元的输出端、第一时钟发生装置的输出端分别与所述第三采样单元电连接；所述第三采样单元的输出端、第二时钟发生装置的输出端分别与所述第四采样单元电连接；所述无毛刺双时钟切换装置还包括用于提供时钟输出信号的第一逻辑运算单元和第二逻辑运算单元；所述第一采样单元的输出端、所述第三采样单元的输出端与第一逻辑运算单元电连接；所述第二采样单元的输出端、所述第四采样单元的输出端与第二逻辑运算单元电连接。
本实用新型的所述无毛刺双时钟切换装置使用通用硬件即可实现双时钟无毛刺的切换，因此具有结构简单的特点；此外，它仅需要采用标准单元库即可完成两个异步时钟间无毛刺切换的实现，当然也可以用特定工艺库实现，而且能节约缓存器的存储资源，得到更快的响应速度。
附图说明
图1为本实用新型的原理图。
具体实施方式
以下将结合附图对本实用新型的一种无毛刺双时钟切换装置作进一步的详细描述。
图1示出了本实用新型中的无毛刺双时钟切换装置的电路原理。如图1所示，所述无毛刺双时钟切换装置包括第一时钟发生装置、输入选择控制装置、第二时钟发生装置。
无毛刺双时钟切换装置还包括第一采样单元、第二采样单元、第三采样单元、第四采样单元、第一逻辑运算单元以及第二逻辑运算单元。
第一时钟发生装置和输入选择控制装置电连接到第一采样单元，第一采样单元利用第一时钟发生装置产生的第一时钟信号对输入选择控制装置进行采用，并输出第一选择控制信号。
第一采样单元输出第一选择控制信号至第二采样单元，且第二时钟发生装置与第二采样单元电连接，第二采样单元利用第二时钟发生装置产生的第二时钟信号对第一选择控制信号进行采样得到第二选择控制信号，即第二采样单元输出第二选择控制信号。
第二采样单元的输出端与第一时钟发生装置的输出端一起与第三采样单元电连接，第三采样单元利用第一时钟发生装置的输出对第二采样单元输出的第二选择控制信号进行采样，从而得到第一选择控制信号中间值，并将该第一选择控制信号中间值输出。
第三采样单元的输出端与第二时钟发生装置的输出端一起与第四采样单元电连接，第四采样单元利用所述第二时钟发生装置的输出对第三采样单元的输出的第一选择控制信号中间值进行采样，从而得到第二选择控制信号中间值，并将第二选择控制信号中间值输出。
第一选择控制信号和第一选择控制信号中间值作为输入被输入到第一逻辑运算单元，第一逻辑运算单元将第一选择控制信号和第一选择控制信号中间值进行逻辑运算后，得到第一时钟输出信号。
第二选择控制信号和第二选择控制信号中间值作为输入被输入到第二逻辑运算单元，第二逻辑运算单元将第二选择控制信号和第二选择控制信号中间值进行逻辑运算后，得到第二时钟输出信号。
在时钟选择控制信号为低电平的情况下，本实用新型中的时钟输出信号与其选择的输入时钟的周期和相位都完全一致；当时钟选择控制信号从低电平变到高电平以后，本实用新型中的时钟输出信号会保持为低，稳定一段时间，然后再经过一段时间以后，其输出时钟会和对应输入时钟的周期和相位完成保持一致。在上述时钟切换的整个过程中，其输出时钟没有出现毛刺。
本实用新型的无毛刺双时钟切换装置使用通用硬件即可实现双时钟无毛刺的切换，因此具有结构简单的特点；此外，它仅需要采用标准单元库即可完成两个异步时钟间无毛刺切换的实现，当然也可以用特定工艺库实现，而且能节约缓存器的存储资源，得到更快的响应速度。
以上通过具体实施方式对本实用新型进行了详细的说明，但这些并非构成对本实用新型的限制。本实用新型的保护范围并不以上述实施方式为限，但凡本领域普通技术人员根据本实用新型所揭示内容所作的等效修饰或变化，皆应纳入权利要求书中记载的保护范围。
Claims (1)
1.一种无毛刺双时钟切换装置，其特征在于：包括第一时钟发生装置、输入选择控制装置、第二时钟发生装置、第一采样单元、第二采样单元、第三采样单元和第四采样单元；
所述第一时钟发生装置的输出端、输入选择控制装置的输出端分别电连接到所述第一采样单元；所述第一采样单元的输出端、所述第二时钟发生装置的输出端分别与所述第二采样单元电连接；所述第二采样单元的输出端、第一时钟发生装置的输出端分别与所述第三采样单元电连接；所述第三采样单元的输出端、第二时钟发生装置的输出端分别与所述第四采样单元电连接；
所述无毛刺双时钟切换装置还包括用于提供第一时钟输出信号的第一逻辑运算单元和用于提供第二时钟输出信号的第二逻辑运算单元；
所述第一采样单元的输出端、所述第三采样单元的输出端与第一逻辑运算单元电连接；所述第二采样单元的输出端、所述第四采样单元的输出端与第二逻辑运算单元电连接。
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|---|---|---|---|---|
| CN105138069A (zh) * | 2015-10-23 | 2015-12-09 | 上海华力创通半导体有限公司 | 一种数字域时钟选择装置及实现方法 |
| CN109256998A (zh) * | 2018-10-11 | 2019-01-22 | 深圳市新川电气技术有限公司 | 控制电机电流高精度采样的方法及***和伺服电机 |
| CN113676163A (zh) * | 2021-07-14 | 2021-11-19 | 芯华章科技股份有限公司 | 消除毛刺的电路 |
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