CN102460587B - 移位寄存器和具备它的显示装置以及移位寄存器的驱动方法 - Google Patents

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Abstract

本发明实现能够抑制因串扰导致的显示品质的降低而不会带来耗电量的增大或边框尺寸的增大的显示装置。各双稳电路包括：输出状态信号的输出端子(49)；漏极端子被供给高电平的电位(VDD)，源极端子与输出端子(49)连接的薄膜晶体管(T1)；源极端子与和薄膜晶体管(T1)的栅极端子连接的区域netA连接，栅极端子被供给时钟(CKA)的薄膜晶体管(T2)；用于提高与薄膜晶体管(T2)的漏极端子连接的区域netZ的电位的薄膜晶体管(T6)；和分别用于降低netA、netZ、输出端子(49)的电位的薄膜晶体管(T4、T3、T5)。薄膜晶体管(T1)的沟道面积大于薄膜晶体管(T2)的沟道面积。

Description

移位寄存器和具备它的显示装置以及移位寄存器的驱动方法
技术领域
本发明涉及有源矩阵型显示装置的驱动电路中设置的移位寄存器及其驱动方法。 
背景技术
在现有技术中已知有源矩阵型的显示装置，其中呈格子状配置有多根栅极总线(扫描信号线)和多根源极总线(视频信号线)，并且和这些多根栅极总线与多根源极总线的交叉点分别对应地呈矩阵状配置有多个像素形成部。各像素形成部包括作为开关元件的TFT(薄膜晶体管：Thin Film Transistor)和用于保持像素值的像素电容等，该TFT的栅极端子与通过对应的交叉点的栅极总线连接，而源极端子与通过该交叉点的源极总线连接。在有源矩阵型的显示装置中，还设置有驱动上述多根栅极总线的栅极驱动器(扫描信号线驱动电路)和驱动上述多根源极总线的源极驱动器(视频信号线驱动电路)。 
表示像素值的视频信号通过源极总线传递，但各源极总线不能一次(同时)传递表示多行份的像素值的视频信号。因此，视频信号对上述呈矩阵状配置的像素形成部内的像素电容的写入，逐行依次进行。因而，栅极驱动器由包括多个级的移位寄存器构成，使得多根栅极总线按每个规定期间依次被选择。 
图8是表示现有的栅极总线中包含的移位寄存器810的结构例的框图(参照日本特表平6-505605号公报)。如图8所示，栅极驱动器包括n级的移位寄存器810。移位寄存器810的各级是双稳电路，在各时刻处于两个状态(第一状态和第二状态)中的一个状态，并将表示该状态的信号(状态信号)作为扫描信号GOUT输出。像这样，移位寄存器810包括n个双稳电路SR(1)～SR(n)。对该移位寄存器810供给三相时钟信号GCK1、GCK2和GCK3以及作为用于开始栅极总线的扫描的信号的栅极启动脉冲GSP。各双稳电路设置有：将三相时钟 信号中的一个作为第一时钟CKA接收的输入端子；将三相时钟信号中的一个作为第二时钟CKB接收的输入端子；将栅极启动脉冲信号GSP或从前一级输出的状态信号OUT作为置位信号(set signal)SET接收的输入端子；和用于输出状态信号OUT的输出端子。 
图9是表示上述现有的移位寄存器810的一级份(一个双稳电路)的结构例的电路图。该双稳电路包括6个薄膜晶体管T81～T86和电容器C81。而且，该双稳电路除具有供给较高电平的电位VGH的电源线VDD用的输入端子和供给较低电平的电位VGL的电源线VSS用的输入端子之外，还具有三个输入端子81～83和一个输出端子89。其中，对接收第一时钟CKA的输入端子标记符号81，对接收置位信号SET的输入端子标记符号82，对接收第二时钟CKB的输入端子标记符号83。此外，上述电位VGH相当于使像素形成部内的薄膜晶体管成为导通状态的电位，而上述电位VGL相当于使该薄膜晶体管成为断开状态的电位。 
薄膜晶体管T81的栅极端子、薄膜晶体管T82的源极端子和薄膜晶体管T83的漏极端子相互连接。并且，为了方便起见，将它们相互连接的区域(配线)称为“netA”。此外，薄膜晶体管T83的栅极端子、薄膜晶体管T84的栅极端子、薄膜晶体管T85的源极端子和薄膜晶体管T86的漏极端子相互连接。并且，为了方便起见，将它们相互连接的区域(配线)称为“netB”。 
对于薄膜晶体管T81，栅极端子与netA连接，漏极端子与输入端子81连接，源极端子与输出端子89连接。对于薄膜晶体管T82，栅极端子与输入端子82连接，漏极端子与电源线VDD连接，源极端子与netA连接。对于薄膜晶体管T83，栅极端子与netB连接，漏极端子与netA连接，源极端子与电源线VSS连接。对于薄膜晶体管T84，栅极端子与netB连接，漏极端子与输出端子89连接，源极端子与电源线VSS连接。对于薄膜晶体管T85，栅极端子与输入端子83连接，漏极端子与电源线VDD连接，源极端子与netB连接。对于薄膜晶体管T86，栅极端子与输入端子82连接，漏极端子与netB连接，源极端子与电源线VSS连接。对于电容器C81，一端与netA连接，另一端与输出端子89连接。 
在以上的结构中，对移位寄存器810供给图10(A)～(C)所示的波形的三相时钟信号GCK1、GCK2和GCK3，以及图10(D)所示的波形的栅极启动脉冲信号GSP。这样，如图10(E)～(G)所示，从移位寄存器810输出按每一个水平扫描期间依次成为高电平的扫描信号GOUT(1)～GOUT(n)。 
以下，参照图9和图11(A)～(F)，对移位寄存器810的各级(双稳电路)的动作进行说明。其中，图11(A)～(F)表示第一级双稳电路SR(1)中的波形，对于第二级以后的双稳电路SR(2)～SR(n)，与图11(A)～(F)所示的波形同样的波形以各延迟一个水平扫描期间的方式出现。即，n个双稳电路SR(1)～SR(n)中，除了时序(timing)不同外，进行同样的动作。因此，在以下的内容中，仅针对第一级双稳电路SR(1)进行说明。 
在显示装置动作(工作)时，对输入端子81供给图11(A)所示的波形的第一时钟CKA，对输入端子83供给图11(B)所示的波形的第二时钟CKB。在时刻t0以前的期间，置位信号SET、netA和状态信号OUT的电位为VGL，netB的电位为VGH。 
当到达时刻t0时，置位信号SET的脉冲被供给到输入端子82。由此，薄膜晶体管T82和薄膜晶体管T86成为导通状态(ON状态)。此外，在时刻t0，供给到输入端子83的第二时钟CKB的电位从VGL变化为VGH。由此，薄膜晶体管T85成为导通状态。通过薄膜晶体管T82成为导通状态，netA的电位成为VGH，薄膜晶体管T81成为导通状态。此外，薄膜晶体管T85成为导通状态，并且薄膜晶体管T86也成为导通状态，由此电流从薄膜晶体管T85的漏极端子向薄膜晶体管T86的源极端子流动。因此netB的电位成为VGL。由此，薄膜晶体管T83和T84成为非导通状态(OFF状态)。通过薄膜晶体管T83成为断开状态，在t0～t1的期间中，netA的电位不会降低。 
此外，薄膜晶体管T81如上所述，在时刻t0为导通状态，但在t0～t1的期间中，供给到输入端子81的第一时钟CKA的电位成为VGL。因此，从输出端子89输出的状态信号OUT的电位维持在VGL。此时，薄膜晶体管T81的栅极-源极间(电容器C81的两端子间)被施加“VGH-VGL”大小的电压。 
当到达时刻t1时，置位信号SET和第二时钟信号CKB的电位从VGH变化为VGL。由此，薄膜晶体管T82、T85和T86成为断开状态。此外，在时刻t1，第一时钟CKA的电位从VGL变化为VGH。此时，薄膜晶体管T81的栅极-源极间的电压由电容器C81维持在“VGH-VGL”，因此薄膜晶体管T81成为导通状态。此外，薄膜晶体管T81的栅极-漏极间形成有寄生电容(未图示)。由此，伴随着输入端子81的电位的上升，薄膜晶体管T81的漏极电位上升，经由上述寄生电容，netA的电位从VGH起进一步上升。其结果，对薄膜晶体管T81的栅极端子施加了大电压，状态信号OUT的电位上升至第一时钟CKA的电位VGH。由此，与该双稳电路的输出端子89连接的栅极总线成为选择状态。不过，在t1～t2的期间中，由于薄膜晶体管T85为断开状态，所以netB的电位维持在VGL。因此，该期间中，薄膜晶体管T83维持在断开状态，netA的电位也得到维持。此外，关于时刻t1时netA的电位的上升，理想情况下上升至VGH的2倍的电位，但由于存在netA、输入端子81、输出端子89和薄膜晶体管T81各自的寄生电容和电阻等，所以实际上不会上升至VGH的2倍的电位。 
当到达时刻t2时，第一时钟CKA的电位从VGH变化为VGL。在时刻t2时，由于netA的电位高于VGH，所以当薄膜晶体管T81的漏极电位随着输入端子81的电位的降低而降低时，电流从薄膜晶体管T81的源极端子向漏极端子流动。由此，输出端子89的电位即状态信号OUT的电位降低至VGL。因此，与该双稳电路的输出端子89连接的栅极总线成为非选择状态。此外，在t2～t3的期间中，由于第二时钟信号CKB为VGL，薄膜晶体管T85为断开状态，所以netB的电位维持在VGL。因此，该期间中，薄膜晶体管T83维持在断开状态，netA的电位也得到维持。 
当到达时刻t3时，第二时钟CKB的电位从VGL变化为VGH。因此，薄膜晶体管T85成为导通状态。由此，netB的电位成为VGH，薄膜晶体管T83和T84成为导通状态。通过薄膜晶体管T83成为导通状态，netA的电位成为VGL，薄膜晶体管T81成为断开状态。此外，薄膜晶体管T84成为导通状态，由此状态信号OUT的电位维持在VGL。 
以上的动作，以时序各延迟一个水平扫描期间的方式，在上述n 个双稳电路SR(1)～SR(n)中依次进行。由此，在各帧期间中，n根栅极总线GL1～GLn按每一个水平扫描期间依次成为选择状态。 
此外，作为其它的例子，参照图12、图13、图14(A)～(J)和图15(A)～(D)对将日本特开昭62-234298号公报中公开的移位寄存器电路应用于显示装置的栅极驱动器的情况进行说明。图12是表示该栅极驱动器所包括的移位寄存器910的结构的框图。如图12所示，移位寄存器910包括n个双稳电路SR(1)～SR(n)。对该移位寄存器910供给两相时钟信号GCK1和GCK2，以及作为用于开始栅极总线的扫描的信号的栅极启动脉冲信号GSP。各双稳电路设置有：将两相时钟信号中的一个作为第一时钟CKA接收的输入端子；将栅极启动脉冲信号GSP或从前一级输出的状态信号OUT作为置位信号SET接收的输入端子；和用于输出状态信号OUT的输出端子。 
图13是表示移位寄存器910的一级份(一个双稳电路)的结构的电路图。该双稳电路包括6个薄膜晶体管T90～T95和电容器C90。而且，该双稳电路除具有供给较高电平的电位VGH的电源线VDD用的输入端子和供给较低电平的电位VGL的电源线VSS用的输入端子之外，还具有三个输入端子91～93和一个输出端子99。其中，对接收置位信号SET的输入端子标记符号91，对一个接收第一时钟CKA的输入端子标记符号92，对另一个接收第一时钟CKA的输入端子标记符号93。 
薄膜晶体管T90的源极端子、薄膜晶体管T91的栅极端子和电容器C90的一端相互连接。并且，为了方便起见，将它们相互连接的区域(配线)称为“netA”。此外，薄膜晶体管T93的源极端子、薄膜晶体管T94的漏极端子和薄膜晶体管T95的栅极端子相互连接。并且，为了方便起见，将它们相互连接的区域(配线)称为“netB”。另外，薄膜晶体管T91的源极端子、薄膜晶体管T92的漏极端子、薄膜晶体管T94的栅极端子、薄膜晶体管T95的漏极端子和电容器C90的另一端相互连接。并且，为了方便起见，将它们相互连接的区域(配线)称为“netC”。 
对于薄膜晶体管T90，栅极端子与输入端子92连接，漏极端子与输入端子91连接，源极端子与netA连接。对于薄膜晶体管T91，栅极 端子与netA连接，漏极端子与电源线VDD连接，源极端子与netC连接。对于薄膜晶体管T92，栅极端子与输入端子92连接，漏极端子与netC连接，源极端子与电源线VSS连接。对于薄膜晶体管T93，栅极端子与输入端子93连接，漏极端子与电源线VDD连接，源极端子与netB连接。对于薄膜晶体管T94，栅极端子与netC和输出端子99连接，漏极端子与netB连接，源极端子与电源线VSS连接。对于薄膜晶体管T95，栅极端子与netB连接，漏极端子与netC连接，源极端子与电源线VSS连接。对于电容器C90，一端与netA连接，另一端与netC连接。 
在以上的结构中，对移位寄存器910供给图14(A)和(B)所示的波形的两相时钟信号GCK1和GCK2，以及图14(C)所示的波形的栅极启动脉冲信号GSP。这样，如图14(D)～(J)所示，从移位寄存器910输出按每一个水平扫描期间依次成为高电平的扫描信号GOUT(1)～GOUT(n)。 
以下，参照图13、图14(A)～(J)和图15(A)～(D)，对移位寄存器910的各级(双稳电路)的动作进行说明。其中，图15(A)～(D)表示第一级双稳电路SR(1)中的波形，对于第二级以后的双稳电路SR(2)～SR(n)，与图15(A)～(D)所示的波形同样的波形，以各延迟一个水平扫描期间的方式出现。即，n个双稳电路SR(1)～SR(n)中，除了时序不同外，进行同样的动作。因此，在以下的内容中，仅针对第一级双稳电路SR(1)进行说明。 
在显示装置动作时，对输入端子91供给图15(A)所示的波形的第一时钟CKA。在时刻t0以前的期间，置位信号SET、netA和状态信号OUT的电位为VGL。 
当到达时刻t0时，第一时钟CKA的电位从VGL变化为VGH。由此，薄膜晶体管T90、T92和T93成为导通状态。通过薄膜晶体管T93成为导通状态，netB的电位上升至电源线VDD的电位VGH，薄膜晶体管T95成为导通状态。此外，在时刻t0，置位信号SET的电位从VGL变化为VGH。由于薄膜晶体管T90如上所述为导通状态，所以netA的电位上升至置位信号SET的电位VGH。此时，薄膜晶体管T91的栅极-源极间(电容器C90的两端子间)的电压为“VGH-VGL”， 因此薄膜晶体管T91为导通状态。不过，由于薄膜晶体管T92和T95为导通状态，因此输出端子99的电位(状态信号OUT的电位)维持在VGL。 
当到达时刻t1时，置位信号SET和第一时钟信号CKA的电位从VGH变化为VGL。由此，薄膜晶体管T90、T92、T93和T95成为断开状态。此时，薄膜晶体管T91的栅极-源极间的电压由电容器C90维持在“VGH-VGL”。因此，薄膜晶体管T91维持在导通状态。此处，由于如上所述薄膜晶体管T92和T95为断开状态，所以在该薄膜晶体管T92和T95的漏极-源极间没有电流流动，输出端子99的电位上升至电源线VDD的电位VGH。由此，与该双稳电路的输出端子99连接的栅极总线成为选择状态。 
当到达时刻t2时，第一时钟CKA的电位从VGL变化为VGH。由此，薄膜晶体管T90、T92、T93和T95成为导通状态。此时，由于置位信号SET的电位成为VGL，所以netA的电位从VGH降低至VGL，薄膜晶体管T91成为断开状态。此外，由于如上所述薄膜晶体管T92和T95为导通状态，所以蓄积于netC的电荷经由薄膜晶体管T92和T95流至电源线VSS，输出端子99的电位从VGH降低至VGL。 
以上的动作，以时序各延迟一个水平扫描期间的方式，在上述n个双稳电路SR(1)～SR(n)中依次进行。由此，在各帧期间中，n根栅极总线GL1～GLn按每一个水平扫描期间依次成为选择状态。 
现有技术文献 
专利文献 
专利文献1：日本特表平6-505605号公报 
专利文献2：日本特开昭62-234298号公报 
发明内容
发明要解决的问题 
不过，根据日本特表平6-505605号公报所公开的结构(参照图9)，可能会因供给到移位寄存器的时钟信号的电位的变化和薄膜晶体管的重叠电容而导致发生串扰。以下对此进行说明。 
图16是一般的非晶硅TFT70的截面图。如图16所示，非晶硅TFT70包括形成在玻璃基板(未图示)上的栅极电极71、以覆盖栅极电极71的方式形成的栅极绝缘膜72、形成在栅极绝缘膜72上的非晶硅73、形成在非晶硅73上的n+非晶硅74、形成在n+非晶硅74上的漏极电极75和源极电极76、形成在漏极电极75和源极电极76上的保护膜77。此处，在图16中符号78表示的区域中，源极电极76与栅极电极71在俯视时重叠(隔着栅极绝缘膜72等，源极电极76和栅极电极71在上下配置)，因此在源极电极76-栅极电极71间产生重叠电容Cgs。同样地，在图16中符号79表示的区域中，在漏极电极75-栅极电极71间产生重叠电容Cgd。此外，重叠电容Cgs、Cgd的大小，通常与沟道面积成比例。更详细地说，当设沟道长度中图16中符号78所示的距离为Lgs，符号79所示的距离为Lgd，并设沟道宽度为W时，重叠电容Cgs的大小与“W×Lgs”成比例，重叠电容Cgd的大小与“W×Lgd”成比例。 
此处，在图9所示的结构中，着眼于薄膜晶体管T81。薄膜晶体管T81的漏极端子被供给第一时钟CKA的电位。如图11(A)所示，第一时钟CKA的占空比(此处的“占空比”，指的是维持高电平的电位的期间与使高电平的电位和低电平的电位反复的周期的比例。)为3分之1。即，第一时钟CKA的电位，并不是仅在应当使与包括该薄膜晶体管T81的双稳电路的输出端子89连接的栅极总线为选择状态的期间成为VGH(高电平)，而是在显示装置动作的期间内，按每3个水平扫描期间成为VGH。 
不过，当第一时钟CKA的电位从VGL变化为VGH时，薄膜晶体管T81的漏极电位将上升，因此经由该薄膜晶体管T81的重叠电容Cgd，netA的电位将上升。但是，如图11(E)所示，由于t0～t3以外的期间中netB的电位为VGH，薄膜晶体管T83为导通状态，因此如图17(D)中符号68所示，netA的电位会立即降低至VGL。然而，在这种netA的电位的上升导致薄膜晶体管T81的栅极-源极间的电压大于阈值电压时，薄膜晶体管T81成为导通状态。由此，如图17(F)中符号69所示，在选择期间(与各双稳电路的输出端子连接的栅极总线应成为选择状态的期间)以外的期间中，状态信号OUT的电位会暂时成为高电平。并且，与传递该成为高电平的状态信号OUT的栅极总线连接的像素形成部内的薄膜晶体管成为导通状态。这样，显示装置中发生串扰，显示品质降低。此外，这种现象并不只在图9所示的结构的移位寄存器中产生，在采用对输出用晶体管(双稳电路内的一个导通端子与输出端子连接且用于通过使该晶体管的控制端子的电位变动来控制状态信号的电位的晶体管)的另一个导通端子供给驱动用的时钟信号(图9所示的例子中第一时钟CKA)的结构的移位寄存器中也可能发生。 
此外，根据日本特开昭62-234298号公报所公开的结构(参照图13)，对作为输出用晶体管发挥功能的薄膜晶体管T91的漏极端子，供给高电平的一定的电位VDD，而不是驱动用的时钟信号。因此，不会因薄膜晶体管T91的漏极电位的变动而导致在显示装置中发生串扰。不过，由于薄膜晶体管T91在紧临选择期间前的一个水平扫描期间中为导通状态，因此在到选择期间开始为止的期间，经由薄膜晶体管T91从电源线VDD向着netC流动的电流，必须经由薄膜晶体管T92和T95向着电源线VSS流动。为了这样做，需要增大薄膜晶体管T92和T95的沟道面积，增大用于搭载栅极驱动器的边框的尺寸。此外，在紧临选择期间前的水平扫描期间中，会经由薄膜晶体管T92和T95流动不必要的电流，耗电量增大。 
因此，本发明的目的在于，实现能够抑制因串扰导致的显示品质的降低而不会带来边框尺寸的增大或耗电量的增大的显示装置。 
用于解决课题的方法 
本发明的第一方面提供一种移位寄存器，其特征在于，包括具有第一状态和第二状态且相互串联连接的多个双稳电路，基于从各双稳电路的外部供给且包括使高电平的电位和低电平的电位周期性反复的第一时钟信号和第二时钟信号的两相的时钟信号，上述多个双稳电路依次成为第一状态， 
各双稳电路包括： 
输出节点，其输出表示上述第一状态和上述第二状态中的任一状态的状态信号； 
第一晶体管，该第一晶体管的第二电极被供给高电平的电位，第三电极与上述输出节点连接； 
第二晶体管，该第二晶体管的第一电极被供给上述第一时钟信号，第三电极与和上述第一晶体管的第一电极连接的第一节点连接； 
第二节点充电部，其用于基于从该各双稳电路的前一级双稳电路输出的状态信号，对与上述第二晶体管的第二电极连接的第二节点进行充电； 
第二节点放电部，其用于基于从该各双稳电路的下一级双稳电路输出的状态信号，将上述第二节点放电； 
第一节点放电部，其用于基于上述第二时钟信号，将上述第一节点放电；和 
输出节点放电部，其用于基于上述第二时钟信号，将上述输出节点放电。 
本发明的第二方面的特征在于，在本发明的第一方面中， 
上述第一晶体管的沟道面积大于上述第二晶体管的沟道面积。 
本发明的第三方面的特征在于，在本发明的第一方面中， 
各双稳电路还包括一端与上述第二节点连接、且另一端与上述输出节点连接的电容器。 
本发明的第四方面的特征在于，在本发明的第一方面中， 
各双稳电路中， 
上述第二节点放电部包括第三晶体管，该第三晶体管的第一电极被供给从该各双稳电路的下一级双稳电路输出的状态信号，第二电极与上述第二节点连接，第三电极被供给低电平的电位， 
上述第一节点放电部包括第四晶体管，该第四晶体管的第一电极被供给上述第二时钟信号，第二电极与上述第一节点连接，第三电极被供给低电平的电位， 
上述输出节点放电部包括第五晶体管，该第五晶体管的第一电极被供给上述第二时钟信号，第二电极与上述输出节点连接，第三电极被供给上述低电平的电位。 
本发明的第五方面的特征在于，在本发明的第一方面中， 
各双稳电路中， 
上述第二节点充电部包括第六晶体管，该第六晶体管的第一电极被供给从该各双稳电路的前一级的双稳电路输出的状态信号，第二 电极被供给高电平的电位，第三电极与上述第二节点连接。 
本发明的第六方面的特征在于，在本发明的第一方面中， 
各双稳电路中， 
上述第二节点充电部包括第七晶体管，该第七晶体管的第一电极和第二电极被供给从该各双稳电路的前一级双稳电路输出的状态信号，第三电极与上述第二节点连接。 
本发明的第七方面的特征在于，在本发明的第一方面中， 
各双稳电路中包含的晶体管全部是n沟道型的薄膜晶体管。 
本发明的第八方面，提供一种扫描信号线驱动电路，其特征在于，上述扫描信号线驱动电路为对配置于显示部的多个扫描信号线进行驱动的显示装置的扫描信号线驱动电路， 
上述扫描信号线驱动电路包括本发明的第一方面至第七方面中任一方面所述的移位寄存器， 
上述多个双稳电路，以与上述多个扫描信号线一对一地对应的方式设置， 
各双稳电路，对与该各双稳电路对应的扫描信号线供给从上述输出节点输出的状态信号作为扫描信号。 
本发明的第九方面，提供一种显示装置，其特征在于， 
包括上述显示部，并具备本发明的第八方面的扫描信号线驱动电路。 
本发明的第十方面，提供一种移位寄存器的驱动方法，其特征在于， 
上述移位寄存器包括具有第一状态和第二状态且相互串联连接的多个双稳电路，基于从各双稳电路的外部供给且包括使高电平的电位和低电平的电位周期性反复的第一时钟信号和第二时钟信号的两相的时钟信号，上述多个双稳电路依次成为第一状态， 
上述移位寄存器的驱动方法包括： 
第一驱动步骤，使各双稳电路成为用于从上述第二状态变化到上述第一状态的预备状态； 
第二驱动步骤，使处于上述预备状态的双稳电路成为上述第一状态；和 
第三驱动步骤，使各双稳电路从上述第一状态变化到上述第二状态，其中， 
各双稳电路包括： 
输出节点，其输出表示上述第一状态和上述第二状态中的任一状态的状态信号； 
第一晶体管，该第一晶体管的第二电极被供给高电平的电位，第三电极与上述输出节点连接； 
第二晶体管，该第二晶体管的第一电极被供给上述第一时钟信号，第三电极与和上述第一晶体管的第一电极连接的第一节点连接，且该第二晶体管具有比上述第一晶体管小的沟道面积； 
第二节点充电部，其用于基于规定的置位信号，对与上述第二晶体管的第二电极连接的第二节点进行充电； 
第二节点放电部，其用于基于规定的复位信号，将上述第二节点放电； 
第一节点放电部，其用于基于上述第二时钟信号，将上述第一节点放电；和 
输出节点放电部，其用于基于上述第二时钟信号，将上述输出节点放电， 
在上述第一驱动步骤中，基于上述置位信号，由上述第二节点充电部对上述第二节点进行充电， 
在上述第二驱动步骤中，上述第二晶体管基于上述第一时钟信号成为导通状态，由此上述第一节点被充电， 
在上述第三驱动步骤中，基于上述复位信号，由上述第二节点放电部将上述第二节点放电，基于上述第二时钟信号，由上述第一节点放电部将上述第一节点放电，并且由上述输出节点放电部将上述输出节点放电。 
本发明的第十一方面的特征在于，在本发明的第十方面中， 
各双稳电路中， 
上述第二节点放电部包括第三晶体管，该第三晶体管的第一电极被供给上述复位信号，第二电极与上述第二节点连接，第三电极被供给低电平的电位， 
上述第一节点放电部包括第四晶体管，该第四晶体管的第一电极被供给上述第二时钟信号，第二电极与上述第一节点连接，第三电极被供给低电平的电位， 
上述输出节点放电部包括第五晶体管，该第五晶体管的第一电极被供给上述第二时钟信号，第二电极与上述输出节点连接，第三电极被供给上述低电平的电位， 
在上述第三驱动步骤中， 
基于上述复位信号，上述第三晶体管成为导通状态， 
基于上述第二时钟信号，上述第四晶体管成为导通状态，并且上述第五晶体管成为导通状态。 
本发明的第十二方面的特征在于，在本发明的第十方面中， 
上述第二节点充电部包括第六晶体管，该第六晶体管的第一电极被供给上述置位信号，第二电极被供给高电平的电位，第三电极与上述第二节点连接， 
在上述第一驱动步骤中，基于上述置位信号，上述第六晶体管成为导通状态。 
本发明的第十三方面的特征在于，在本发明的第十方面中， 
上述第二节点充电部包括第七晶体管，该第七晶体管的第一电极和第二电极被供给上述置位信号，第三电极与上述第二节点连接， 
在上述第一驱动步骤中，基于上述置位信号，上述第七晶体管成为导通状态。 
发明的效果 
根据本发明的第一方面，对作为输出用晶体管发作功能的第一晶体管的第二电极(典型地，为薄膜晶体管的漏极电极)供给一定的高电平的电位。因此，在选择期间以外的期间，不会因该第一晶体管的第二电极的电位的变化而导致该第一晶体管成为导通状态(ON状态)。此外，第一晶体管的第一电极与第一节点连接，而对于第三电极与第一节点连接的第二晶体管，该第二晶体管的第一电极被供给第一时钟信号，第二电极与第二节点连接。此处，第二节点基于从各双稳电路的前一级双稳电路输出的状态信号而充电，基于从各双稳电路的下一级双稳电路输出的状态信号而放电。因此，第二节点的电位在一大半 的期间内维持在低电平。因此，在选择期间以外的期间，不会因第二晶体管基于第一时钟信号成为导通状态而导致第一节点的电位上升。即，在选择期间以外的期间，第一晶体管不会成为导通状态。由此，一直以来因时钟信号的电位的变化和晶体管的重叠电容而产生的串扰的发生得到抑制，显示装置的显示品质的降低得到抑制。 
根据本发明的第二方面，第一晶体管的沟道面积大于第二晶体管的沟道面积。因此，即使在第二晶体管中产生重叠电容，第一时钟信号的电位的变化和第二晶体管的重叠电容对第一节点的影响也较小，与现有例不同，在选择期间以外的期间，第一节点的电位不会升高至使第一晶体管成为导通状态的程度。由此，能够可靠地防止一直以来因时钟信号的电位的变化和晶体管的重叠电容而产生的串扰的发生，显示装置的显示品质的降低得到抑制。 
根据本发明的第三方面，各双稳电路中设置有一端与第二节点连接、且另一端与输出节点连接的电容器。上述第二节点，基于从各双稳电路的前一级双稳电路输出的状态信号而充电。此处，只要对电容器进行充电使得第二节点的电位成为高电平的电位即可，与现有例的结构不同，不需要使电流经由任意晶体管流向电源线。因此，与现有例不同，不需要具备沟道面积大的晶体管。如上所述，实现能够抑制因串扰导致的显示品质的降低而不会带来耗电量的增大或边框尺寸的增大的显示装置。 
根据本发明的第四方面，采用第二节点放电部、第一节点放电部和输出节点放电部中包括晶体管的结构，能够获得与本发明的第一方面同样的效果。 
根据本发明的第五方面，采用第二节点充电部中包括晶体管的结构，能够获得与本发明的第一方面同样的效果。 
根据本发明的第六方面，采用第二节点充电部中包括二极管连接的晶体管的结构，能够获得与本发明的第一方面同样的效果。 
根据本发明的第七方面，与n沟道型薄膜晶体管和p沟道型薄膜晶体管混在一起的结构相比，能够减少TFT阵列基板的制造工序中使用的光掩模的数量。 
根据本发明的第八方面，能够实现能够获得与本发明的第一至第七方面中的任一方面同样的效果的具备晶体管的扫描信号线驱动电路。
根据本发明的第九方面，能够实现能够获得与本发明的第八方面同样的效果的具备扫描信号线驱动电路的显示装置。 
附图说明
图1是表示本发明的一个实施方式的有源矩阵型液晶显示装置的栅极驱动器内的移位寄存器中包含的双稳电路的结构的电路图。 
图2是表示上述实施方式中液晶显示装置的整体结构的框图。 
图3是用于说明上述实施方式中栅极驱动器的结构的框图。 
图4是表示上述实施方式中栅极驱动器内的移位寄存器的结构的框图。 
图5A-H是上述实施方式中移位寄存器的输入输出信号的时序图。 
图6A-G是用于说明上述实施方式中移位寄存器的各级(双稳电路)的动作的时序图。 
图7是表示上述实施方式的变形例中双稳电路的结构的电路图。 
图8是表示现有例中栅极驱动器内的移位寄存器的结构的框图。 
图9是表示现有例中移位寄存中包含的双稳电路的结构的电路图。 
图10A-G是现有例中移位寄存器的输入输出信号的时序图。 
图11A-F是用于说明现有例中移位寄存器的各级(双稳电路)的动作的时序图。 
图12是表示另一现有例中栅极驱动器内的移位寄存器的结构的框图。 
图13是表示另一现有例中移位寄存器中包含的双稳电路的结构的电路图。 
图14A-J是另一现有例中移位寄存器的输入输出信号的时序图。 
图15A-D是用于说明另一现有例中移位寄存器的各级(双稳电路)的动作的时序图。 
图16是一般的非晶硅TFT的截面图。 
图17(A)～(F)是用于说明现有例中串扰的发生的图。 
具体实施方式
以下参照附图对本发明的一个实施方式进行说明。其中，在以下的说明中，薄膜晶体管的栅极端子(栅极电极)相当于第一电极，漏极端子(漏极电极)相当于第二电极，源极端子(源极电极)相当于第三电极。 
<1.整体结构和动作> 
图2是表示本发明的一个实施方式的有源矩阵型液晶显示装置的整体结构的框图。如图2所示，该液晶显示装置包括显示部10、显示信号生成电路15、***控制器20、源极驱动器(视频信号线驱动电路)30和栅极驱动器(扫描信号线驱动电路)40。 
显示部10中，包括多根(m根)源极总线(视频信号线)SL1～SLm、多根(n根)栅极总线(扫描信号线)GL1～GLn和与这些源极总线SL1～SLm与栅极总线GL1～GLn的交叉点分别对应地设置的多个(n×m个)像素形成部。 
上述多个像素形成部呈矩阵状配置，构成像素阵列，各像素形成部包括作为开关元件的薄膜晶体管(TFT)11、与该薄膜晶体管11的漏极端子连接的像素电极、上述多个像素形成部共用设置的作为相对电极的共用电极Ec、和对上述多个像素形成部共用设置的被夹持在像素电极与共用电极Ec之间的液晶层，其中，上述薄膜晶体管11为栅极端子与通过对应的交叉点的栅极驱动器连接，并且源极端子与通过该交叉点的源极驱动器连接的开关元件。并且，由像素电极与共用电极Ec形成的液晶电容，构成像素电容Cp。此外，通常为了在像素电容Cp可靠地保持电压，与液晶电容并联地设置有辅助电容，但由于辅助电容与本发明无直接关系，故省略其说明和图示。 
显示信号生成电路15接收从外部发送的数字视频信号DV，从该数字视频信号DV中提取出亮度灰度等级信号成分和时序信号成分。然后，显示信号生成部15将亮度灰度等级信号成分作为显示数据DAT供给到源极驱动器30，并将时序信号成分作为时序信号TG供给到***控制器20。 
***控制器20，根据从显示信号生成电路15输出的时序信号TG，生成用于控制显示部10中的图像显示的源极启动脉冲信号SSP、源极 时钟信号SCK、锁存选通信号(latch strobe signal)LS、栅极启动脉冲信号GSP、栅极结束脉冲(gate end pulse)信号GEP和栅极时钟GCK，并将它们输出。 
源极驱动器30接收从显示信号生成电路15输出的显示数据DAT、从***控制器20输出的源极启动脉冲信号SSP、源极时钟信号SCK和锁存选通信号LS，对各源极总线SL1～SLm施加驱动用视频信号S(1)～S(m)。 
栅极驱动器40，基于从***控制器20输出的栅极启动脉冲信号GSP、栅极结束脉冲信号GEP和栅极时钟信号GCK，按一个垂直扫描期间为周期，反复对各栅极总线GL1～GLn施加有效的扫描信号GOUT(1)～GOUT(n)。此外，针对该栅极驱动器40，将在后文加以详细说明。 
如上所述，通过对各源极总线SL1～SLm施加驱动用视频信号S(1)～S(m)，并对各栅极总线GL1～GLn施加扫描信号GOUT(1)～GOUT(n)，在显示部10上显示基于从外部发送来的数字视频信号DV的图像。 
<2.栅极驱动器的结构和动作> 
接着，参照图3、图4和图5(A)～(H)，对本实施方式的栅极驱动器40的结构和动作的概要进行说明。如图3所示，栅极驱动器40包括n级移位寄存器410。在显示部10中形成有n行×m列的像素矩阵，移位寄存器410的各级以与这些像素矩阵的各行一对一地对应的方式设置。此外，移位寄存器410的各级，是在各时刻为两种状态(第一状态和第二状态)中的任一状态，将表示该状态的信号(状态信号)作为扫描信号输出的双稳电路。像这样，该移位寄存器410包括n个双稳电路SR(1)～SR(n)。此外，在本实施方式中，如果双稳电路为第一状态，则与该双稳电路连接的栅极总线成为选择状态，如果该双稳电路为第二状态，与该双稳电路连接的栅极总线成为非选择状态。 
图4是表示栅极驱动器40内的移位寄存器410的结构的框图。如上所述，该移位寄存器410包括n个双稳电路SR(1)～SR(n)。如图4所示，该移位寄存器410被供给两相栅极时钟信号GCK1(以下称“第一栅极时钟信号”)和GCK2(以下称为“第二栅极时钟信号”)、 作为用于开始栅极线的扫描的信号的栅极启动脉冲信号GSP、作为用于结束栅极总线的扫描的信号的栅极结束脉冲信号GEP。各双稳电路中，设置有用于将第一栅极时钟信号GCK1或第二栅极时钟信号GCK2中的一个作为第一时钟CKA接收的输入端子、用于将第一栅极时钟信号GCK1或第二栅极时钟信号GCK2中的另一个作为第二时钟CKB接收的输入端子、用于将栅极启动脉冲信号GSP或从前一级输出的状态信号OUT作为置位信号SET接收的输入端子、用于将栅极结束脉冲信号GEP或从下一级输出的状态信号OUT作为复位信号RST接收的输入端子、和用于将状态信号OUT作为扫描信号GOUT输出的输出端子。此外，第一栅极时钟信号GCK1和第二栅极时钟信号GCK2的相位相互错开180度。 
在本实施方式中，对各级(各双稳电路)的输入端子供给的信号如下所述。对于第一级双稳电路SR(1)，第一栅极时钟信号GCK1作为第一时钟CKA被供给，第二栅极时钟信号GCK2作为第二时钟CKB被供给，栅极启动脉冲信号GSP作为置位信号SET被供给，下一级的状态信号OUT作为复位信号RST被供给。对于第二级双稳电路SR(2)，第二栅极时钟信号GCK2作为第一时钟CKA被供给，第一栅极时钟信号GCK1作为第二时钟CKB被供给，前一级的状态信号OUT作为置位信号SET被供给，下一级的状态信号OUT作为复位信号RST被供给。对于第三级双稳电路SR(3)，第一栅极时钟信号GCK1作为第一时钟CKA被供给，第二栅极时钟信号GCK2作为第二时钟CKB被供给，前一级的状态信号OUT作为置位信号SET被供给，下一级的状态信号OUT作为复位信号RST被供给。对于第四级至第(n-1)级双稳电路SR(4)～SR(n-1)，按照与上述第二级和第三级的结构同样的结构按每两级反复。对于第n级双稳电路SR(n)，第二栅极时钟信号GCK2作为第一时钟CKA被供给，第一栅极时钟信号GCK1作为第二时钟CKB被供给，前一级的状态信号OUT作为置位信号SET被供给，栅极结束脉冲信号GEP作为复位信号RST被供给。 
接着，对从各级(各双稳电路)的输出端子输出的信号进行说明。从第一级双稳电路SR(1)输出的状态信号OUT，成为用于使第一行的栅极总线GL1为选择状态的扫描信号GOUT(1)，并作为置位信号 SET供给到第二级双稳电路SR(2)。从第n级双稳电路SR(n)输出的状态信号OUT，成为用于使第n行的栅极总线GLn为选择状态的扫描信号GOUT(n)，并作为复位信号RST供给到第(n-1)级双稳电路SR(n-1)。从这些之外的级输出的状态信号OUT，成为用于使对应的行的栅极总线为选择状态的扫描信号，并且作为置位信号SET供给到下一级、作为复位信号RST供给到前一级。 
图5(A)～(H)是本实施方式中移位寄存器410的输入输出信号的时序图。在该液晶显示装置动作时，对栅极驱动器40内的移位寄存器410，如图5(A)和(B)所示，供给相位相互错开180度的第一栅极时钟信号GCK1和第二栅极时钟信号GCK2。当到达时刻t0时，栅极启动脉冲信号GSP(参照图5(C))的脉冲被供给到移位寄存器410的第一级双稳电路SR(1)。基于该脉冲，第一级双稳电路SR(1)以后述方式动作，在时刻t1，从第一级双稳电路SR(1)输出的状态信号成为高电平。在第二级以后，基于从各级的前一级输出的状态信号，从该各级输出的状态信号成为高电平。由此，如图5(D)～(G)所示，按每一个水平扫描期间依次成为高电平的状态信号，作为扫描信号GOUT(1)～GOUT(n)供给到显示部10内的栅极总线GL1～GLn。在从第n级双稳电路SR(n)输出的状态信号于时刻tn成为高电平后，当到达时刻t(n+1)时，栅极结束脉冲信号GEP(参照图5(H))的脉冲被供给到移位寄存器410的第n级双稳电路SR(n)。由此，用于进行一帧份的图像显示的动作完成。 
<3.双稳电路的结构> 
图1是表示上述移位寄存器410中包含的双稳电路的结构(移位寄存器410的一级份的结构)的电路图。如图1所示，该双稳电路包括6个薄膜晶体管(此处为n型TFT)T1～T6(第一晶体管～第六晶体管)和电容器C1。对于薄膜晶体管T1～T6，并不特别限定，例如采用非晶硅TFT、低温聚硅TFT、CG(连续晶粒)硅TFT等。此外，该双稳电路除了具有供给较高电平的电位VGH的电源线VDD用的输入端子和供给较低电平的电位VGL的电源线VSS用的输入端子之外，还具有四个输入端子41～44和一个输出端子(输出节点)49。电位VGH相当于使显示部10的像素形成部内的薄膜晶体管11成为导通状 态的电位，而电位VGL相当于使该薄膜晶体管11成为断开状态的电位。此外，对接收第一时钟CKA的输入端子标记符号41，对接收第二时钟CKB的输入端子标记符号42，对接收置位信号SET的输入端子标记符号43，对接收复位信号RST的输入端子标记符号44。以下对该双稳电路内的结构要素间的连接关系进行说明。 
薄膜晶体管T1的栅极端子、薄膜晶体管T2的源极端子和薄膜晶体管T4的漏极端子相互连接。并且，为了方便起见，将它们相互连接的区域(配线)称为“netA”(第一节点)。薄膜晶体管T2的漏极端子、薄膜晶体管T3的漏极端子、薄膜晶体管T6的源极端子和电容器C1的一端相互连接。并且，为了方便起见，将它们相互连接的区域(配线)称为“netZ”(第二节点)。 
对于薄膜晶体管T1，栅极端子与netA连接，漏极端子与电源线VDD连接，源极端子与输出端子49连接。对于薄膜晶体管T2，栅极端子与输入端子41连接，漏极端子与netZ连接，源极端子与netA连接。对于薄膜晶体管T3，栅极端子与输入端子44连接，漏极端子与netZ连接，源极端子与电源线VSS连接。对于薄膜晶体管T4，栅极端子与输入端子42连接，漏极端子与netA连接，源极端子与电源线VSS连接。对于薄膜晶体管T5，栅极端子与输入端子42连接，漏极端子与输出端子49连接，源极端子与电源线VSS连接。对于薄膜晶体管T6，栅极端子与输入端子43连接，漏极端子与电源线VDD连接，源极端子与netZ连接。对于电容器C1，一端与netZ连接，另一端与输出端子49连接。 
不过，在本实施方式中，构成为薄膜晶体管T1的沟道面积大于薄膜晶体管T2的沟道面积。即，当设薄膜晶体管T1的沟道宽度为W1，薄膜晶体管T1的沟道长度为L1，薄膜晶体管T2的沟道宽度为W2，薄膜晶体管T2的沟道长度为L2时，下式(1)成立。 
W1×L1＞W2×L2……(1) 
此外，本实施方式中，第二节点放电部由薄膜晶体管T3实现，第一节点放电部由薄膜晶体管T4实现，输出节点放电部由薄膜晶体管T5实现。 
<4.移位寄存器的动作> 
接着，参照图1和图6(A)～(G)，对本实施方式的移位寄存器410的各级(双稳电路)的动作进行说明。其中，图6(A)～(G)表示第一级双稳电路SR(1)的波形，对于第二级以后的双稳电路SR(2)～SR(n)，与图6(A)～(G)所示的波形同样的波形，以各延迟一个水平扫描期间的方式出现。即，n个双稳电路SR(1)～SR(n)中，除了时序(timing)不同外，进行同样的动作。因此，在以下的内容中，仅针对第一级双稳电路SR(1)进行说明。 
在显示装置动作(工作)时，对输入端子41供给图6(A)所示的波形的第一时钟CKA，对输入端子42供给图6(B)所示的波形的第二时钟CKB。在时刻t0以前的期间，如图6(C)～(G)所示，置位信号SET、复位信号RST、netZ、netA和状态信号OUT的电位均为VGL。 
当到达时刻t0时，置位信号SET的脉冲被供给到输入端子43。由此，薄膜晶体管T6成为导通状态(ON状态)。通过薄膜晶体管T6成为导通状态，netZ的电位上升至电源线VDD的电位VGH。此外，在时刻t0，第二时钟CKB的电位从VGL变化为VGH。由此，薄膜晶体管T4和T5成为导通状态。通过薄膜晶体管T4成为导通状态，netA的电位维持在VGL。此外，通过薄膜晶体管T5成为导通状态，输出端子49的电位即状态信号OUT的电位维持在VGL。由此，电容器C1的两端子间的电压成为“VGH-VGL”。 
当到达时刻t1时，置位信号SET的电位从VGH变化为VGL。由此，薄膜晶体管T6成为断开状态。此外，在时刻t1，第二时钟CKB的电位从VGH变化为VGL。由此，薄膜晶体管T4和T5成为断开状态。此外，在时刻t1，第一时钟信号CKA的电位从VGL变化为VGH。由此，薄膜晶体管T2成为导通状态。由于netZ的电位在紧临时刻t1前的时刻为VGH，所以netA的电位会因薄膜晶体管T2成为导通状态而上升至VGH。由此，薄膜晶体管T1成为导通状态。其结果是，状态信号OUT的电位上升至电源线VDD的电位VGH。由此，与该双稳电路的输出端子49连接的栅极总线成为选择状态。 
此处，由于电容器C1的一端与netZ连接，另一端与输出端子49连接，所以netZ的电位会随着输出端子49的电位的上升而上升。此外， 由于如上所述薄膜晶体管T2成为导通状态，所以netA的电位也会随着netZ的电位的上升而上升。由此，在t1～t2的期间中，netZ的电位和netA的电位上升至“2×VGH”。 
当到达时刻t2时，第一时钟CKA的电位从VGH变化为VGL。由此，薄膜晶体管T2成为断开状态。此外，在时刻t2，第二时钟CKB的电位从VGL变化为VGH。由此，薄膜晶体管T4和T5成为导通状态。通过薄膜晶体管T2成为断开状态，且薄膜晶体管T4成为导通状态，netA的电位降低至VGL。由此，薄膜晶体管T1成为断开状态。此外，通过薄膜晶体管T5成为导通状态，状态信号OUT的电位降低至VGL。由此，与该双稳电路的输出端子49连接的栅极总线成为非选择状态。此外，在时刻t2，从该双稳电路的下一级双稳电路输出的状态信号OUT的脉冲，作为复位信号RST的脉冲供给到该双稳电路的输入端子44。由此，薄膜晶体管T3成为导通状态，netZ的电位降低至VGL。 
当到达时刻t3时，第一时钟CKA的电位从VGL变化为VGH。由此，薄膜晶体管T2成为导通状态。此外，在时刻t3，复位信号RST的电位从VGH变化为VGL。由此，薄膜晶体管T3成为断开状态。此外，对于置位信号SET的电位，在时刻t1以后维持在VGL。因此，在时刻t1以后，薄膜晶体管T6成为断开状态。此外，对于状态信号OUT的电位，在时刻t2以后维持在VGL。由此，对于netZ，紧临时刻t3前的电位VGL在时刻t3以后也得到维持。因此，即使薄膜晶体管T2成为导通状态，netA的电位在时刻t3以后也维持在VGL。其结果，在时刻t3以后，薄膜晶体管T1维持在断开状态，状态信号OUT的电位也维持在VGL。这样，对于netZ，在到达下一帧期间的时刻t0前的期间，维持时刻t3时的电位VGL。此外，对于netA和状态信号，在到达下一帧期间的时刻t1前的期间，维持时刻t3时的电位VGL。 
以上的动作，以时序各延迟一个水平扫描期间的方式，在上述n个双稳电路SR(1)～SR(n)中依次进行。由此，在各帧期间中，n根栅极总线GL1～GLn按每一个水平扫描期间依次成为选择状态。 
此外，在本实施方式中，第一驱动步骤由时刻t0的动作实现，第二驱动步骤由时刻t1的动作实现，第三驱动步骤由时刻t2的动作实现。 此外，如t0～t1的期间那样，netA的电位为VGL且netZ的电位为VGH的状态，相当于预备状态。 
<5.效果> 
根据本实施方式，与图9所示的现有例的结构不同，薄膜晶体管T1的漏极端子被供给一定的电位VGH。因此，在选择期间(t1～t2的期间)以外的期间，不会因薄膜晶体管T1的漏极端子的电位的变化而导致该薄膜晶体管T1成为导通状态。此外，如图6(E)所示，在一大半的期间(t0～t2以外的期间)内，netZ的电位维持在VGL，因此在选择期间以外的期间，不会因薄膜晶体管T2基于第一时钟CKA成为导通状态而导致薄膜晶体管T1成为导通状态。不过，当考虑到薄膜晶体管T2的重叠电容Cgs时，能够想到netA的电位会因第一时钟CKA的电位的变化而上升。关于这一点，本实施方式中，构成为薄膜晶体管T1的沟道面积大于薄膜晶体管T2的沟道面积。因此，第一时钟CKA的电位的变化和薄膜晶体管T2的重叠电容Cgs对netA的电位的变化的影响比较小，与现有例不同，在选择期间以外的期间，netA的电位不会升高至使作为输出用晶体管的薄膜晶体管T1成为导通状态的程度。 
如上所述，在选择期间以外的期间内，作为输出用晶体管的薄膜晶体管T1不会成为导通状态。即，根据本实施方式，能够防止一直以来因时钟信号的电位的变化和薄膜晶体管的重叠电容而产生的串扰的发生，显示装置的显示品质的降低得到抑制。 
此外，在本实施方式中，薄膜晶体管T6因置位信号SET成为高电平(VGH)而成为导通状态，自该薄膜晶体管T6的漏极端子向着源极端子，从电源线VDD流动电流。此时，只要通过该电流将电容器C1充电，使得netZ的电位成为VGH即可，与图13所示的现有例的结构不同，不需要使该电流经由任意薄膜晶体管流向电源线VSS。因此，耗电量不会像现有例那样增大。此外，由于不需要具备沟道面积比较大的薄膜晶体管(在图13所示的例子中，为薄膜晶体管T92和T95)所以不需要增大用于搭载栅极驱动器的边框区域。 
综上所述，根据本实施方式，可实现能够抑制因串扰导致的显示品质的降低而不会带来耗电量的增大或边框尺寸的增大的显示装置。 
<6.变形例等> 
在上述实施方式中举液晶显示装置为例进行了说明，但本发明不限于此。只要是具有移位寄存器的结构，本发明能够适用于液晶显示装置以外的显示装置，例如排列了有机EL(电致发光)元件或发光二极管(LED)等自发光型的发光元件的显示装置等。 
此外，在上述实施方式中，举以作为形成在玻璃基板等绝缘基板上的MOS晶体管(此处所称MOS晶体管也包括硅栅MOS结构)的TFT(薄膜晶体管)作为晶体管使用的例子进行了说明，但本发明不限于此。只要是利用施加于电流控制端子的控制电压来控制电流，且控制电压存在决定输出电流的有无的阈值电压的电压控制型驱动元件，就能够适用本发明。 
此外，上述实施方式中薄膜晶体管T6的结构，也可以为将薄膜晶体管的栅极端子与漏极端子短路的结构(即二极管连接的结构)。即，代替图1所示的薄膜晶体管T6具有图7所示的薄膜晶体管T7的结构。在该结构的情况下，当置位信号SET的电位即薄膜晶体管T7的栅极电位成为VGH时，该薄膜晶体管T7成为导通状态，源极电位即netZ成为VGH。 
此外，在上述实施方式中，以与薄膜晶体管T1和T6的漏极端子连接的电源线VDD的电位和第一时钟CKA和第二时钟CKB的高电平侧的电位均为VGH为前提进行了说明，但这些电位也可设定为互不相同的值。 
此外，本发明不限于上述各实施方式，能够在权利要求所示的范围内进行种种变更，由不同实施方式所分别公开的技术手段适当组合而得的实施方式，也包括在本发明的技术范围内。 
附图标记说明 
10……显示部 
15……显示信号生成电路 
20……***控制器 
30……源极驱动器(视频信号线驱动电路) 
40……栅极驱动器(扫描信号线驱动电路) 
41～44……(双稳电路的)输入端子 
49……(双稳电路的)输出端子 
410……移位寄存器 
SR(1)～SR(n)……双稳电路 
T1～T7……薄膜晶体管 
C1……电容器 
GL1～GLn……栅极总线 
SL1～SLm……源极总线 
GSP……栅极启动脉冲信号 
GEP……栅极结束脉冲信号 
GCK1……第一栅极时钟信号 
GCK2……第二栅极时钟信号 
CKA……第一时钟 
CKB……第二时钟 
GOUT(1)～GOUT(n)……扫描信号 
OUT……状态信号 
SET……置位信号 
RST……复位信号 

Claims (13)

1.一种移位寄存器，其特征在于：
包括具有第一状态和第二状态且相互串联连接的多个双稳电路，基于从各双稳电路的外部供给且包括使高电平的电位和低电平的电位周期性反复的第一时钟信号和第二时钟信号的两相的时钟信号，所述多个双稳电路依次成为第一状态，
各双稳电路包括：
输出节点，其输出表示所述第一状态和所述第二状态中的任一状态的状态信号；
第一晶体管，该第一晶体管的漏极电极被供给高电平的电位，源极电极与所述输出节点连接；
第二晶体管，该第二晶体管的栅极电极被供给所述第一时钟信号，源极电极与和所述第一晶体管的栅极电极连接的第一节点连接；
第二节点充电部，其用于基于从该各双稳电路的前一级双稳电路输出的状态信号，对与所述第二晶体管的漏极电极连接的第二节点进行充电；
第二节点放电部，其用于基于从该各双稳电路的下一级双稳电路输出的状态信号，将所述第二节点放电；
第一节点放电部，其用于基于所述第二时钟信号，将所述第一节点放电；和
输出节点放电部，其用于基于所述第二时钟信号，将所述输出节点放电。
2.如权利要求1所述的移位寄存器，其特征在于：
所述第一晶体管的沟道面积大于所述第二晶体管的沟道面积。
3.如权利要求1所述的移位寄存器，其特征在于：
各双稳电路还包括一端与所述第二节点连接、且另一端与所述输出节点连接的电容器。
4.如权利要求1所述的移位寄存器，其特征在于：
各双稳电路中，
所述第二节点放电部包括第三晶体管，该第三晶体管的栅极电极被供给从该各双稳电路的下一级双稳电路输出的状态信号，漏极电极与所述第二节点连接，源极电极被供给低电平的电位，
所述第一节点放电部包括第四晶体管，该第四晶体管的栅极电极被供给所述第二时钟信号，漏极电极与所述第一节点连接，源极电极被供给低电平的电位，
所述输出节点放电部包括第五晶体管，该第五晶体管的栅极电极被供给所述第二时钟信号，漏极电极与所述输出节点连接，源极电极被供给低电平的电位。
5.如权利要求1所述的移位寄存器，其特征在于：
各双稳电路中，
所述第二节点充电部包括第六晶体管，该第六晶体管的栅极电极被供给从该各双稳电路的前一级双稳电路输出的状态信号，漏极电极被供给高电平的电位，源极电极与所述第二节点连接。
6.如权利要求1所述的移位寄存器，其特征在于：
各双稳电路中，
所述第二节点充电部包括第七晶体管，该第七晶体管的栅极电极和漏极电极被供给从该各双稳电路的前一级双稳电路输出的状态信号，源极电极与所述第二节点连接。
7.如权利要求1所述的移位寄存器，其特征在于：
各双稳电路中包含的晶体管全部是n沟道型的薄膜晶体管。
8.一种扫描信号线驱动电路，其特征在于：
所述扫描信号线驱动电路为对配置于显示部的多个扫描信号线进行驱动的显示装置的扫描信号线驱动电路，
所述扫描信号线驱动电路包括权利要求1～7中任一项所述的移位寄存器，
所述多个双稳电路，以与所述多个扫描信号线一对一地对应的方式设置，
各双稳电路，对与该各双稳电路对应的扫描信号线供给从所述输出节点输出的状态信号作为扫描信号。
9.一种显示装置，其特征在于：
包括显示部，并具备权利要求8所述的扫描信号线驱动电路。
10.一种移位寄存器的驱动方法，其特征在于：
所述移位寄存器包括具有第一状态和第二状态且相互串联连接的多个双稳电路，基于从各双稳电路的外部供给且包括使高电平的电位和低电平的电位周期性反复的第一时钟信号和第二时钟信号的两相的时钟信号，所述多个双稳电路依次成为第一状态，
所述移位寄存器的驱动方法包括：
第一驱动步骤，使各双稳电路成为用于从所述第二状态变化到所述第一状态的预备状态；
第二驱动步骤，使处于所述预备状态的双稳电路成为所述第一状态；和
第三驱动步骤，使各双稳电路从所述第一状态变化到所述第二状态，
各双稳电路包括：
输出节点，其输出表示所述第一状态和所述第二状态中的任一状态的状态信号；
第一晶体管，该第一晶体管的漏极电极被供给高电平的电位，源极电极与所述输出节点连接；
第二晶体管，该第二晶体管的栅极电极被供给所述第一时钟信号，源极电极与和所述第一晶体管的栅极电极连接的第一节点连接，且该第二晶体管具有比所述第一晶体管小的沟道面积；
第二节点充电部，其用于基于规定的置位信号，对与所述第二晶体管的漏极电极连接的第二节点进行充电；
第二节点放电部，其用于基于规定的复位信号，将所述第二节点放电；
第一节点放电部，其用于基于所述第二时钟信号，将所述第一节点放电；和
输出节点放电部，其用于基于所述第二时钟信号，将所述输出节点放电，
在所述第一驱动步骤中，基于所述置位信号，由所述第二节点充电部对所述第二节点进行充电，
在所述第二驱动步骤中，所述第二晶体管基于所述第一时钟信号成为导通状态，由此所述第一节点被充电，
在所述第三驱动步骤中，基于所述复位信号，由所述第二节点放电部将所述第二节点放电，基于所述第二时钟信号，由所述第一节点放电部将所述第一节点放电，并且由所述输出节点放电部将所述输出节点放电。
11.如权利要求10所述的移位寄存器的驱动方法，其特征在于：
各双稳电路中，
所述第二节点放电部包括第三晶体管，该第三晶体管的栅极电极被供给所述复位信号，漏极电极与所述第二节点连接，源极电极被供给低电平的电位，
所述第一节点放电部包括第四晶体管，该第四晶体管的栅极电极被供给所述第二时钟信号，漏极电极与所述第一节点连接，源极电极被供给低电平的电位，
所述输出节点放电部包括第五晶体管，该第五晶体管的栅极电极被供给所述第二时钟信号，漏极电极与所述输出节点连接，源极电极被供给低电平的电位，
在所述第三驱动步骤中，
基于所述复位信号，所述第三晶体管成为导通状态，
基于所述第二时钟信号，所述第四晶体管成为导通状态，并且所述第五晶体管成为导通状态。
12.如权利要求10所述的移位寄存器的驱动方法，其特征在于：
所述第二节点充电部包括第六晶体管，该第六晶体管的栅极电极被供给所述置位信号，漏极电极被供给高电平的电位，源极电极与所述第二节点连接，
在所述第一驱动步骤中，基于所述置位信号，所述第六晶体管成为导通状态。
13.如权利要求10所述的移位寄存器的驱动方法，其特征在于：
所述第二节点充电部包括第七晶体管，该第七晶体管的栅极电极和漏极电极被供给所述置位信号，源极电极与所述第二节点连接，
在所述第一驱动步骤中，基于所述置位信号，所述第七晶体管成为导通状态。
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