CN204332377U - 一种非挥发性sram存储单元电路 - Google Patents

Abstract

本实用新型提供一种非挥发性SRAM存储单元电路，该电路具有数据存储位置Q点，其特征在于：还增加了一个辅助电路，用于数据存储位置Q点的数据的断电休眠记忆与上电恢复。所述的非挥发性SRAM存储单元电路具体包括：PMOS晶体管M1、M2、M10、C1、C2；NMOS晶体管M3、M4、M5、M6、M7、M8、M9、M11。M9、M10源极连接Q点，漏极连接C1、C2栅极及M11漏极，M9栅极连接信号WAK，M10栅极连接信号C1源极、漏极、衬底连接信号SLP；C2源极、漏极、衬底连接地；M11栅极连接点，源极连接地。该电路有效地节省了待机状态下的能量损失。

Description

一种非挥发性SRAM存储单元电路

技术领域

本实用新型涉及一种存储电路，尤其是一种SRAM存储单元电路。

背景技术

静态随机存取存储器(SRAM)多年来被广泛应用于各种场合，尤其在计算机***中实现快速存储功能。由于片上处理器决定了整个***的综合性能，凡是需要快速存取数据的应用，需要保证海量数据能够进行瞬间的交换和传输，特别是在要求初始存取等待时间很短的情况下，都会考虑使用SRAM。历史上SRAM存储器市场曾经几度起伏，大多数时候，整个市场需求量会因为一个新的SRAM应用而暴涨。例如，1995年个人电脑快速增长的时候，SRAM作为CPU的缓存需求量大幅增长。1999年网络市场，以及2003年手机市场的暴发，也使SRAM存储器市场出现了同样的情况。此外，在手机、数码相机、汽车电子、传感器和医疗设备等高技术领域产品设备中，都离不开高性能的SRAM存储器。

根据国际半导体技术路线图(ITRS)，2014年片上存储器的面积将会占到专用集成电路总面积的94％，并且会持续增加，其功耗问题也更为突出。随着集成电路工艺特征尺寸的不断缩小，晶体管的阈值电压必须相应地缩小，亚阈值漏电流却呈指数倍增加。在亚65nm工艺下，漏电流消耗的功耗占电路总功耗的50％以上，而且是电路处于休眠状态时功耗的主要来源，因此，降低休眠状态下的泄漏功耗已成为当前低功耗SRAM设计的关键。

传统8管SRAM存储单元如图1所示，该8管单元中NMOS管M7和M8形成一个独立的读端口，通过读字线RWL(Read Word Line)来控制完成单元的读操作，通过写字线WWL(Write Word Line)来控制NMOS管M5和M6的状态，进而控制单元的写操作。因此在读过程中节点存储的数据不会受到影响，从而改善了传统的6管SRAM单元读噪声容限低的问题。但随着MOS制造工艺的不断进步，晶体管的尺寸变得越来越小，泄漏功耗越来越大。传统8管SRAM存储单元依然存在泄漏功耗大的问题。因此，低泄漏功耗设计已成为当前低功耗SRAM设计的关键。

发明内容

本实用新型的目的在于克服现有技术中存在的不足，提供一种非挥发性SRAM存储单元电路，有效地去除了SRAM存储单元较高的泄漏功耗。本实用新型采用的技术方案是：

一种非挥发性SRAM存储单元电路，该电路具有数据存储位置Q点，其特征在于：还增加了一个辅助电路，用于数据存储位置Q点的数据的断电休眠记忆与上电恢复。

所述的非挥发性SRAM存储单元电路具体包括：PMOS晶体管M1、M2、M10、C1、C2；NMOS晶体管M3、M4、M5、M6、M7、M8、M9、M11。

M1、M2源极连接电源VDD，漏极分别连接M3、M4的漏极，M1栅极连接M3栅极称为M2栅极连接M4栅极称为Q；M3源极连接M4的源极连接地；M1漏极和M3漏极接Q点；M2漏极和M4漏极接点；

M5源极连接写位线WBLB，漏极连接点，栅极连接写字线WWL；

M6源极连接写位线WBL，漏极连接Q点，栅极连接写字线WWL；

M7漏极连接读位线RBL，栅极连接读字线RWL，源极连接M8漏极；M8源极连接地，栅极连接Q点；

M9、M10源极连接Q点，漏极连接C1、C2栅极及M11漏极，M9栅极连接信号WAK，M10栅极连接信号C1源极、漏极、衬底连接信号SLP；C2源极、漏极、衬底连接地；M11栅极连接点，源极连接地；

M9、M10、M11、C1和C2构成了用于数据存储位置Q点的数据的断电休眠记忆与上电恢复的辅助电路。

进一步地，

控制信号WAK＝SLP＝0时，该SRAM存储单元电路处于读写工作状态；

控制信号WAK＝0，SLP连接6～12v的高电压时，该SRAM存储单元电路处于断电休眠状态，Q点数据存储在PMOS晶体管C1、C2的栅极即FG点中；

在该SRAM存储单元电路上电同时，信号WAK接入一个高电平脉冲，SLP＝0，则处于上电数据恢复状态。

本实用新型的优点在于：本实用新型解决了SRAM存储单元掉电数据丢失问题，引入非挥发性存储电路，通过控制信号WAK和SLP的状态切换电路三种不同的工作状态，待机状态前将数据存入非挥发性电路中，随后断电，有效地节省待机状态下的能量损失，实现低功耗SRMA存储单元设计。

附图说明

图1为现有的八管SRAM存储单元结构示意图。

图2为本实用新型的SRAM存储单元电路结构示意图。

具体实施方式

下面结合具体附图和实施例对本实用新型作进一步说明。

本实用新型所提出的非挥发性SRAM存储单元电路具有读写工作状态、断电休眠状态、上电数据恢复状态；非挥发性SRAM存储单元电路如图2所示，2个PMOS晶体管M1、M2，2个NMOS晶体管M3、M4构成双稳态电路；2个控制电路单元写操作的NMOS晶体管M5和M6；2个读出数据的NMOS晶体管M7和M8；1个CMOS传输门，由NMOS晶体管M9和PMOS晶体管M10构成；1个放电NMOS晶体管M11；2个PMOS晶体管源极、漏极及衬底相连构成电容C1和C2。其中，NMOS晶体管M9和PMOS晶体管M10源极连接PMOS晶体管M1、M2栅极Q点，漏极连接PMOS晶体管C1、C2的栅极FG点，M9栅极连接控制信号WAK，M10栅极连接控制信号C1源极、漏极、衬底连接控制信号SLP，当SLP连接高电压时，晶体管C1和C2作为电容器件，根据C1、C2电容大小进行分压，晶体管C1栅极和漏极压差足够大时，发生隧穿效应，FG点积累正电荷。

各元件的具体连接关系如下：非挥发性SRAM存储单元电路包括PMOS晶体管M1、M2、M10、C1、C2；NMOS晶体管M3、M4、M5、M6、M7、M8、M9、M11；

具体而言，M1、M2源极连接电源VDD(与MOS管相适应的正电压)，漏极分别连接M3、M4的漏极，M1栅极连接M3栅极称为M2栅极连接M4栅极称为Q；Q点和点都可作为数据存储位置。M3源极连接M4的源极连接地；M1漏极和M3漏极接Q点；M2漏极和M4漏极接点；

M5源极连接写位线WBLB(Write Bit Line B，后一个B表示和另一个写位线WBL上的信号相反)，漏极连接点，栅极连接写字线WWL(Write Word Line)；

M6源极连接写位线WBL(Write Bit Line)，漏极连接Q点，栅极连接写字线WWL；

M7漏极连接读位线RBL(Read Bit Line)，栅极连接读字线RWL(Read WordLine)，源极连接M8漏极；M8源极连接地，栅极连接Q点；

M9、M10源极连接Q点，漏极连接C1、C2栅极及M11漏极，M9栅极连接信号WAK，M10栅极连接信号C1源极、漏极、衬底连接信号SLP；C2源极、漏极、衬底连接地；M11栅极连接点，源极连接地。信号WAK和相反。

上述电路中，M9、M10、M11、C1和C2构成了用于数据存储位置Q点的数据的断电休眠记忆与上电恢复的辅助电路。

上述三态10管SRAM存储单元电路包括三种工作状态即读写工作状态、断电休眠状态、上电数据恢复状态。

1、读写工作状态(信号WAK＝SLP＝0)：当SRAM电路正常进行读写操作时，控制信号WAK＝SLP＝0，晶体管M9、M10截止，晶体管C1、C2不发生隧穿效应，非挥发性SRAM存储单元与传统8管SRAM存储单元功能相同。

2、断电休眠状态(信号WAK＝0，SLP连接高电压)：SRAM电路进入休眠状态前，控制信号WAK＝0，SLP连接高电压，晶体管M9、M10截止，晶体管C1、C2源极、漏极、衬底相连，栅极作为电容的一个极板，源极、漏极、衬底作为电容的另一个极板，根据C1、C2电容大小进行分压，晶体管C1栅极和衬底、源极、漏极压差足够大时，C1发生隧穿效应，FG点积累正电荷；当Q点＝1时，晶体管M11截止，FG点为高电位，Q点数据存储在FG点中；当Q点＝0时，晶体管M11导通，FG点放电为低电位，Q点数据存储在FG点中；断电后不具有功耗损失，从而降低SRAM存储单元整体功耗，SRAM上电恢复读写操作后可将FG点存储的数据传输回Q点。SLP连接的高电压，范围在6～12v，比如该电路采用65nm工艺时，接7v电压，采用350nm电压时，接10v电压。

3、上电数据恢复状态(信号WAK接入一个高电平短脉冲，SLP＝0)：SRAM电路上电同时，控制信号WAK接入一个高电平短脉冲，晶体管M9、M10导通，FG点电荷传输到Q点，实现上电后数据恢复。

本实用新型引入非挥发性存储电路，通过控制信号WAK和SLP的状态切换电路三种不同的工作状态，待机状态前将数据存入非挥发性电路中，随后断电，有效地节省待机状态下的能量损失，实现低功耗SRMA存储单元设计。

本实用新型使SRAM具有掉电后数据可恢复功能，有效地去除了SRAM存储单元较高的待机功耗。

Claims (2)

1.一种非挥发性SRAM存储单元电路，该电路具有数据存储位置Q点，其特征在于：还增加了一个辅助电路，用于数据存储位置Q点的数据的断电休眠记忆与上电恢复；

所述的非挥发性SRAM存储单元电路，具体包括：

PMOS晶体管M1、M2、M10、C1、C2；NMOS晶体管M3、M4、M5、M6、M7、M8、M9、M11；

M1、M2源极连接电源VDD，漏极分别连接M3、M4的漏极，M1栅极连接M3栅极称为 ，M2栅极连接M4栅极称为Q；M3源极连接M4的源极连接地；M1漏极和M3漏极接Q点；M2漏极和M4漏极接点；

M5源极连接写位线WBLB，漏极连接点，栅极连接写字线WWL；

M6源极连接写位线WBL，漏极连接Q点，栅极连接写字线WWL；

M7漏极连接读位线RBL，栅极连接读字线RWL，源极连接M8漏极；M8源极连接地，栅极连接Q点；

M9、M10源极连接Q点，漏极连接C1、C2栅极及M11漏极，M9栅极连接信号WAK，M10栅极连接信号；C1源极、漏极、衬底连接信号SLP；C2源极、漏极、衬底连接地；M11栅极连接点，源极连接地；

其中，M9、M10、M11、C1和C2构成了用于数据存储位置Q点的数据的断电休眠记忆与上电恢复的辅助电路。

2.如权利要求1所述的非挥发性SRAM存储单元电路，其特征在于：

控制信号WAK=SLP=0时，该SRAM存储单元电路处于读写工作状态；

控制信号WAK=0，SLP连接6～12v的高电压时，该SRAM存储单元电路处于断电休眠状态，Q点数据存储在PMOS晶体管C1、C2的栅极即FG点中；

在该SRAM存储单元电路上电同时，信号WAK接入一个高电平脉冲，SLP=0，则处于上电数据恢复状态。