CN204131477U - 数字电路部分 - Google Patents

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Abstract

本实用新型涉及一种数字电路部分，包括具有时钟输入端(22)和输出端(data)的触发器(20)；以及在所述时钟信号(ck)和所述时钟输入端(22)之间的门(24)，所述门(24)被布置成：依所述触发器(20)的输出，选择性地将所述时钟信号(ck)耦合到时钟输入端(22)。本实用新型提供了一种布置，该布置允许仅在需要时，甚至是在非同步情况下，才提供时钟信号，因此省电。再者就是使用一个普通的逻辑门，而不是ICG的好处是，它不需要同步使能信号，并具有非常低的功耗。

Description

数字电路部分
技术领域
本实用新型涉及包括触发器的数字电路。触发器是大多数数字电路的一个简单但有价值的构建块。触发器依赖于在其输入处的时钟信号，以便其进行操作。 
背景技术
本发明人已认识到，当一个触发器的状态并不经常改变时，在理论上保持时钟信号运行是非常浪费的，因为有与此功耗相关的有固有成本。然而，他还认识到，正常的集成式时钟门(ICG)实际上不能用于降低功耗。首先，ICG需要与其时钟同步的使能信号，但这通常是不可能的。或许更根本地说是ICG的功耗通常要比触发器高，并且因而这种布置至少在用于控制单个触发器时实际上不会表现出省电。 
实用新型内容
从第一个方面来看，本实用新型提供一个数字电路部分，其包括： 
具有时钟输入端和输出端的触发器； 
时钟信号；以及 
所述时钟信号和所述时钟输入端之间的门，所述门被设置成依赖于所述触发器的输出选择性地将时钟信号耦合到所述时钟输入端。 
本领域技术人员将会看到，根据本实用新型的触发器的输出的状态，如Q输出，被用来控制提供给触发器的时钟信号。本领域技术人员尤其会赞同，将触发器的输出有效地耦合到其时钟输入会被强烈地认为其代表的是不好的设计，并且通常会被会被劝阻。然而，本发明人已经认识到其潜在的益处。 
将时钟信号耦合到时钟输入的门可以包括与门，非与门，或逻辑上等效的布置。 
根据本实用新型的布置，可采用有利的门控单个触发器，并且以这种结构可以实现省电。同样，它们也可被用来门控多个触发器。在一组实施例中，所述门用于将时钟信号耦合到串联布置的多个触发器的时钟输入-也就是将一个触发器的输出连接到串联的下一个触发器的输入。这样的布置可以被用于数据信号的同步。 
在另一组实施例中，所述门被用于将时钟信号耦合到并联布置的多个触发器的输入-即每个触发器接收独立的输入。这种布置例如可以在总线的上下文中使用。在一组示例性实施例的集合中，这种门被布置成给触发器提供时钟信号，如果在所述总线的任何信道上的输入与其输出不同。 
可以使用触发器串联或并联的任意组合。 
在一组实施例中，所述门基于所述触发器的输出和输入之间的比较：如其D输入端,选择性地将时钟信号耦合到时钟输入。这允许当其输入与其输出不同时,为该触发器提供时钟，这表明有新的数据要传递并且因此所述触发器应该被时钟激活。如果输出与输入是一样的，这表明没有新的数据要传输，并且没有必要提供时钟信号，因此允许省电。 
在另一组中根据本实用新型的布置被用于复位同步逻辑布置的自门控的实施例中。例如，其可以包含两个或多个串联的触发器，所述第一个的输入保持在固定的逻辑电平-例如接地-使得第一个的输出至少表示施加到两个触发器SET输入的异步复位信号的部分同步版本。当然正如在本领域本身已知的，多于两个触发器当然也可以串联使用。 
上文中的布置的多种不同的组合都是可能的。例如门可用于将的时钟信号耦合到相应的设置为数据和复位信号同步的触发器的时钟输入。 
本实用新型提供了一种布置，该布置允许仅在需要时，甚至是在非同步情况下，才提供时钟信号，因此省电。再者就是使用一个普通的逻辑门，而不是ICG的好处是，它不需要同步使能信号，并具有非常低的功耗。事实上典型逻辑门的输入电容是比典型的触发器的输入 电容低，通常只有其一小部分，这因此减少了在时钟树中的负荷。 
附图说明
现在将参考附图仅以示例的方式描述本实用新型的某些实施例，其中： 
图1是用于触发器数据同步寄存器的传统布置的电路图，仅作为参考示出； 
图2是用于复位信号同步的传统布置的电路图，仅作为参考示出； 
图3是用于自门控触发器寄存器的本实用新型的实施例的电路图； 
图4是本实用新型的用于复位同步的一对触发器的自门控实施例的电路图； 
图5是本实用新型的一个实施例的用于数据同步的一对触发器的自门控的电路图； 
图6是表示在图5中电路的不同点的信号的时序图； 
图7是表示在图4中电路的不同点的信号的时序图； 
图8是类似于图4中的实施例的有三个触发器的电路图； 
图9是用于数据总线的自门控的本实用新型的实施例的电路图；以及 
图10是用于数据和复位同步布置的自门控的本实用新型的实施例的电路图。 
具体实施方式
首先转向图1，可以看出传统的数据同步触发器的布置。这里的异步数据输入data_a被馈送到一个标准的触发器寄存器2的D输入端。触发器2的Q输出被馈送到第二触发器4。时钟信号ck-例如由晶体振荡器或其他时钟源最终提供-被提供给两个触发器2，4的各自的时钟输入端6,8。如本领域技术人员所周知，这样的布置保证了从第二触发器6的输出data是干净的，并且与时钟同步，ck作为时钟 信号为两个触发器2，4做时控。第二个触发器4确保输出是干净的，即使第一触发器的Q输出是亚稳定的-例如因为它的输入data_a的变化非常靠近时钟信号ck(假设触发器在上升沿做时控)的上升沿。 
图2是另一种常规的布置，其中异步复位信号arst_a可以同步到时钟信号ck。这里的复位信号，arst_a被施加到每对串联的触发器10，12的SET输入端。第一触发器10的D输入端被接地，使得第二触发器12的Q输出端的稳态是零。然而，当复位信号，arst_a变高时，两个触发器的Q输出端变为高电平。再次，第二触发器12确保在其Q输出端有一个干净的信号，无论arst_a信号如何变化。 
图3示出了本实用新型的一个可能实施例，它显示了自门控原理可以应用到包括单个触发器20的同步数据寄存器。应当注意的是，与图1和2中所示的装置相比较，时钟信号，ck不直接耦合到时钟输入端22而被作为输入连接到与门24，它的输出被连接到时钟输入端22，另一个连接到与门24的输入是异或门26的输出，其输入是D输入(即输入的数据同步信号，data_in)和触发器20的Q输出。 
可以从该结构中认识到，当D输入和Q输出都处于同一逻辑电平时，异或门26的输出为低电平，因此，时钟信号ck是不由与门24耦合到时钟输入端22。然而，当data_in由低到高变化时，反之亦然，异或门26的输出变为高电平，使来自时钟信号ck的正时钟脉冲通过与门24传递到时钟输入端22，并通过触发器20的Q输出对新的数据位做时控。应当指出然而，这样的设计不能够处理当数据信号的改变接近时钟的下降沿时的短时钟脉冲。这将在data上提供亚稳态信号，这是不能接受的。 
提供给时钟输入端的时钟脉冲与标准时钟脉冲相比很可能是非常短的。然而本发明人已经认识到，只要有在data_in信号中接近时钟脉冲下降沿没有变化,触发器可以容忍的最小时钟脉冲非常短。因此，在一些情况下，假定通过异或门26从时钟输入端22的Q输出端，与门24和返回到时钟输入端22的延迟时间比任何问题时钟脉冲的最小值长，这是普通触发器满足的条件，通常不会有短时钟脉冲的任何问题。该data_in信号应该没有毛刺，例如直接来自另一个触发器， 因为在data_in信号中的毛刺可能会产生错误的时钟脉冲。 
因此将会理解的是，本实施例要求的电路的其余部分的合成和布局设计，使data_in信号的变化不靠近时钟的下降沿。在实践中，这意味着数据只在时钟是零时允许改变。因此，这样的布置说明了实用新型背后的原理，但很可能是在实践中由于这些限制而使其使用相对受限。 
在下一时钟脉冲，如果data_in不会再次发生变化，异或门26的输入端将再次进行均衡，所以其输出变为低电平。这将关闭与门24，使得时钟信号ck不再传递到时钟输入端22。另一方面，如果data_in在下一个时钟脉冲再次改变，那么这将再次导致的或门26输入端之间的差异，保持其输出为高电平，因此允许在下一个时钟脉冲通过与门24传递到时钟输入，通过触发器20对下一个数据位做时控。 
因此，可以看出，当没有新的数据要以触发器20做时控时，时钟信号ck不耦合到时钟输入端22，这代表了功率节省，因为与门的输入电容通常是触发器时钟输入的输入电容的一小部分。这意味着当数据没有改变时，则在时钟树中的显著降低了负载。 
图4示出根据本实用新型的用于复位信号的自门控的布置。与图2中所示的相应的情况相比，可以再次看到，与门28***在时钟信号ck和触发器32，34的时钟输入30，32的之间。这里与门28的另一个输入端被简单地取自于第二触发器36的输出Q-即同步的复位信号，arst-，因为该输出当异步复位信号arst_a被馈送到SET输入变为高电平时，将总是变高。在前面所述的实施例中这种布置可以在没有复位信号来通过时比传统的装置做时控(在图2中示出)来省电。由于复位信号通常是相对罕见的，省电将是相当显著。另外，如果不是复位信号在大部分时间是零的这种情况，可以用使用异或门的时钟门来代替。这同样适用于数据信号。 
如本领域的技术人员将会理解，这是相当非常规的，将一个如触发器的部件的输出连接到它自己的时钟输入，这通常会导致本领域技术人员因为害怕出现亚稳定状态而避免任何这种情况，所述亚稳定状 态是数字电路设计者非常关注的。参考图5，6和7，可以更好理解这种担心的原因，但在某些情况下实际上述恐惧的很多原因是没有根据的。 
图5示出了在图3中所示布置的一个扩展版本。在这里，不是单一的触发器而是有一对串联的触发器38，40。异步数据信号data_a被馈送到第一触发器38的D输入，并且第一触发器38被的Q输出被馈送到第二触发器40的D输入。在它们之间传递的信号标记为data_s。第二触发器40的Q输出提供了同步数据输出，data。 
与门42用于通过门控时钟信号cg_k将时钟信号ck耦合到两个触发器38,40的各自的时钟输入44，46。 
一个异或门48用于比较data_a和数据信号，而第二个异或门50用于比较data_a和data_s。这两个异或门馈入一个或门52，它被用来通过一个时钟请求信号reqCk来控制时钟门控与门42。这种布置意味着，时钟信号ck被提供给触发器38，40如果输入的异步数据信号data_a不同于任其Q输出。 
参照图6可以进一步理解图5的实施例的操作，该图示出了上面提到的各种信号的时序图。因此最上面一行示出了时钟信号ck，并且在下一行示出了的异步数据输入data_a。它可能确实可以看出，在这一行中的脉冲54，56与时钟ck不同步。 
最下面的一行，data，示出了来自电路部分的输出。在时间t1处的data_a的第一脉冲54的上升沿，data行是零，因而不相似的输入存在于相应的异或门48上，这会导致其输出变为高电平，从而在随后的OR门52的输出reqCk如在第三行可以看出的变为高电平。这反过来将打开时钟与门42，其连接当前部分的时钟信号ck，以产生门控时钟信号ck_g到触发器的时钟输入44,46。因此ck_g行在当前时钟脉冲58的最后部分期间为高电平，直到时刻t2，时钟行ck在脉冲58的末端变低时。当上升沿时钟信号施加到触发器38的所述第一时钟输入端44时，来自data_a的其D输入上的高电平被传递到其Q输出，data_s。然而，在实践中种传递的小的延迟(在本图中不可见)的发生意味着，所述第二触发器40在它接收到在其时钟输入 处的ck_g的上升沿时没有看到在data_s的高电平，并且其输出，data，仍然低电平。 
在时刻t3的下一个时钟脉冲60开始被传送到ck_g，但该上升沿现在使data_s为高电平，通过第二触发器40导致其输出data变为高电平。这样的结果是，在两个异或门48，50的输入端都为高电平，所以在时刻t4(t4-t3即传播延迟)很短的时间后，或门52的输出reqCk变低，从而关闭时钟门42。在ck_g行中产生的两个结果脉冲是相当短的，但足以使触发器38，40充分发挥作用。 
直到t5时刻，信号保持不变，当data_a行从高电平到低电平再次改变。在异或门48不平衡之前，发送reqCK高电平并打开时钟门42，当时钟信号ck恰好是低电平的时候，在触发器38，40的输出端没有立即改变，但在时刻t6，当下一个上升沿在时钟脉冲上出现时，ck将低电平data_a传送到data_s。时钟门42保持打开(因为数据仍高电平，而data_a为低电平)，因此在t7的下一个时钟脉冲上升沿，被传输到触发器，特别是第二触发器40导致其D输入data_s被传递到其输出，data。因此，异或输入data_a，data_s和数据再一次平衡，所以很短的时间后，reqCk行被拉低，时钟门42被关闭。同样，这导致了ck_g上非常短的脉冲，但是这不会导致任何特别的问题，因为它是比所需的可靠运行的最小脉冲更长。 
在data_a接下来的变化是在时刻t8，注意到，它非常接近当前时钟脉冲62的下降沿，这将导致ck_g上极短的脉冲，这将导致第一触发器38进入通过倾斜指示的亚稳定状态，在data_s行的不定电平。即使这样一个很短的时钟脉冲，第二触发器40不会进入亚稳定状态，这是由于Q输出，data与D输入端，data_s是相同的。 
可以假定，在下一时钟周期，触发器38稳定到指定的状态(输出高电平或低电平)，使得在时刻t9的下一个上升沿的时间，亚稳状态已解决-例如data_s在这个例子中为高电平，它以先前所描述的方式是依次传播到第二触发器40的输出端，data。这就导致，在短暂的延迟后，reqCk变低电平并且时钟门42被关闭。 
类似的问题也发生在时刻t10，当data_a变高并且同时在时钟 ck的上升沿。第一个触发器的输出，data_s进入亚稳定状态。然而，通过在时刻t11有data_s为低电平的下一个ck上的上升沿来解决。在这个例子中，它也恰好发送第二触发器的低电平输出，data，所以如上所述很短的时间后，reqCk和ck_g变低电平。显然，鉴于data_s亚稳定状态不可能一直是这样，那么时钟门42会保持开启的一个额外的时钟周期，以将有关data_s已解决了的低电平状态的传播到data。 
因此可以看出，异步数据行data_a已经与输出数据的时钟信号ck按需要被同步，但是此外，对于时间的重要部分(例如直到t1，t4-t5，t7到t8)，而时钟门42被关闭时，功率消耗减少，而在时钟信号ck后面的时钟树“看到”的仅仅是与门42的输入电容，而不是两个触发器38，40的相当高的输入电容，该电容在正常情况下远远大于所提供的额外的异或门48，50和或门52。而且虽然触发器看到短的时钟脉冲和一个明显不稳定的时钟频率(例如从t1至t3至t6至t7的然后T9到T10等的明显的周期变化)，这将导致data_s上的暂时亚稳定，但在输出和电路部分的数据上没有看到亚稳定性。 
可能从上面的描述得到结论，第二异或门50不需要比较data_a和data_s，实际上它不是必需的。然而，已经发现包括上述的益处是，仅仅是为了确保有关布置不会被无意中锁定到一个特定的状态。 
图7示出了与图4中所示的自门控布置类似的时序图。因此当arst_a在时刻t1变高电平时，这会导致reqCK变高，并导致arst_s和arst两个立即变得过高。因为时钟信号ck为高电平时，这会在ck_g中立即产生上升沿。 
接着，在时刻t2，arst再次变低，但是这两个触发器30和32的输出保持为高电平，直到时钟ck在时刻t3的下一个上升沿。该时钟的第一个触发器34，将其Q输出端，arst_s再次变低。在t4的下一个时钟上升沿电平为低的状态，通过第二触发器36的为arst最终输出定时，这意味着与门28控制时钟信号ck被关闭，发送低电平得门控时钟信号ck_g。 
当异步复位arst_a在t5下一次变为高电平，这立即发送arst_s 和arst高电平，所以reqCk变为高电平，时钟信号ck被耦合到各自的时钟输入端30，32，当arst_a在t6再次变低时，这正好是时钟脉冲ck的上升边缘，因此导致arst_s亚稳定状态。因为通过第一触发器34小传播延迟，第二触发器36并没有在其看到时钟上升沿的同时在其输入上看到这些，并且因此arst保持高电平，时钟门28保持打开状态。然而在t7当时钟输入ck_g的下一个上升沿到来时arst_s的亚稳定状态被解决。时钟的上升沿将arst_s拉低，以反映第一触发器34的接地D输入。随后在t8通过第二触发器36后续的上升沿的定时，在其时钟输入信号ck_g上将arst拉低并关闭时钟的时钟门28。 
一个类似的序列响应于所述在arst_a中的下一个脉冲64而产生，其中的定时产生了一个很短的时钟脉冲66被传播到两个时钟输入30,32。然而，这并不重要，因为该SET输入有效，使时钟输入30,32被忽略。 
这种布置的结果是，提供了一个复位信号arst，其中下降沿与时钟ck同步。此外，时钟门电路28(由ck_g的延长低电平部分表示)的关闭再次产生了相比于触发器34，36的连续时钟功耗的节省。该arst信号输出没有进入亚稳态的风险，无论arst_a相对于时钟脉冲在何时发生转变。当然一组实施例中(未示出)可以在不脱离本实用新型的精神和范围的情况下，采用低电平有效的复位连接到清除(CLR)输入和反相的控制逻辑。 
图8示出类似于图5所示的布置，但具有三个触发器68，70，72，所述三个触发器由与时钟门74控制，例如，两个以上的触发器需要进行同步。三个异或门76，78和80用来比较三个触发器68，70，72各自的Q输出与异步数据输入线data_a。这些馈入一个三输入或门82，它用来控制时钟门74。本实施例的运行与图5几乎是相同的，除了一般采取一个额外的时钟周期来通过从data_a到最终输出data来定时数据。当然，这项布置可进一步扩展为按需要使用多个串联的触发器。如果需要的话，如参考图5所说明的，数据输入线和一些中间输出的部分或全部的比较可以被省略。此外，复位同步可使用多于 两个触发器。 
图9示出了一组布置，该布置可以用于包括三个同步数据线data_a_0，data_a_1和data_a_2的总线的自门控。它基本上是在图3中所示的布置的线性扩增，并因此受到载列于该布置的有关限制。每个数据线都有一个相应的触发器84，86，88和相应的异或门90，92，94，其对各自的D输入(数据线)和其Q输出进行比较。异或门90，92，94馈入一个三输入的或门96，所述或门用来控制时钟门控与门98，控制的时钟信号ck到所有三个触发器84，86，88的时钟输入端的耦合。其操作类似在图3的单个寄存器。除了每当有数据要在总线上传输，时钟信号ck将提供给所有触发器总线84，86，88。然而，在没有数据需要传送时，与为三个触发器提供连续的时钟信号相比，它可以获得一个更大的功耗节省。 
这种布置可以线性扩展到提供任何期望数量的数据线，并且如果需要，还可以为每个数据线扩展出包括多个触发器，用来确保在输出中不出现亚稳定状态。当然节省的功耗随着在总线中线的数量可以获得线性增加。 
最后图10示出的基本上是图4和5布置的组合，其主要区别在于，使用一个单一的，通用与门100来控制到所有4个触发器102，104，106，108的时钟信号ck，而不是提供单独的与门时钟门电路。时钟门100通过一个或门110来控制，如果电路的任一部分需要时钟信号那么它打开所述门。如前面参考图4和5分别描述的。这是由触发器104的Q输出决定的，即arst，直接用于复位同步部分以及通过包括两个异非或门112，114和非或门116的比较器布置，用于数据同步部分。使用异非或门和非与门，而不是异或和或门给出了一个与图5中使用的布置逻辑上等效的布置，但有很大的进一步功耗节省。 
由本领域技术人员能理解，这里仅描述了大量可能布置中的少数不同布置，并且本实用新型不应被视为局限于这些实施例。已经基于D触发器进行了描述，但根据本实用新型的原理可应用于其它类型的触发器。 

Claims (8)

1.一种数字电路部分，其特征在于,包括：
具有时钟输入端和输出端的触发器；
时钟信号；以及
所述时钟信号和所述时钟输入端之间的门，所述门被设置成依赖于所述触发器的输出选择性地将时钟信号耦合到所述时钟输入端。
2.根据权利要求1所述的数字电路部分，其特征在于,所述门包括与门，与非门或逻辑上等同的布置。
3.根据权利要求1或2所述的数字电路部分，其特征在于,所述门被设置成选择性地耦合到多个触发器的时钟输入端的时钟信号。
4.根据权利要求3所述的数字电路部分，其特征在于,至少某些所述触发器串联布置。
5.根据权利要求3所述的数字电路部分，其特征在于,至少某些所述触发器并行布置。
6.根据权利要求1或2所述的数字电路部分，其特征在于,所述门的控制基于在所述触发器的输入和输出之间的比较。
7.根据权利要求1或2所述的数字电路部分，其特征在于,所述数字电路部分用于复位同步逻辑结构的自门控。
8.根据权利要求7所述的数字电路部分，其特征在于,包括串联的第一触发器和第二触发器,其中,所述第一触发器的输入被保持在固定逻辑电平。
CN201420406091.4U 2013-07-22 2014-07-22 数字电路部分 Expired - Fee Related CN204131477U (zh)

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