JPH0528789A - 論理回路 - Google Patents
論理回路Info
- Publication number
- JPH0528789A JPH0528789A JP3186585A JP18658591A JPH0528789A JP H0528789 A JPH0528789 A JP H0528789A JP 3186585 A JP3186585 A JP 3186585A JP 18658591 A JP18658591 A JP 18658591A JP H0528789 A JPH0528789 A JP H0528789A
- Authority
- JP
- Japan
- Prior art keywords
- flip
- flop
- signal
- clock signal
- flip flop
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/15—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors
- H03K5/15013—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with more than two outputs
- H03K5/1506—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with more than two outputs with parallel driven output stages; with synchronously driven series connected output stages
- H03K5/15093—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with more than two outputs with parallel driven output stages; with synchronously driven series connected output stages using devices arranged in a shift register
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Shift Register Type Memory (AREA)
- Manipulation Of Pulses (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】
【目的】 クロック同期式のフリップフロップを含む論
理回路の消費電流を低減する。 【構成】 フリップフロップ１１の入力データ信号と出
力信号の論理レベルが等しい場合には、排他的ＯＲゲー
ト１１１の出力信号Ｎ１はローレベルとなり、クロック
信号はＮＡＮＤゲート１１２でブロックされ、フリップ
フロップ１１には供給されない。即ち、フリップフロッ
プの出力信号の論理レベルが新たに入力されるデータ信
号の論理レベルと同じである場合には、クロック信号は
フリップフロップには供給されない。従って、フリップ
フロップの内部回路に無駄な充放電電流が流れることが
防止される。また、各フリップフロップには夫々ＮＡＮ
Ｄゲート１１２，１２２，１３２，１４２を介してクロ
ック信号が供給される。従って駆動能力の大きいインバ
ータを用いてクロック信号を各フリップフロップに供給
する必要がなく、信号反転時の貫通電流を低減すること
ができる。
理回路の消費電流を低減する。 【構成】 フリップフロップ１１の入力データ信号と出
力信号の論理レベルが等しい場合には、排他的ＯＲゲー
ト１１１の出力信号Ｎ１はローレベルとなり、クロック
信号はＮＡＮＤゲート１１２でブロックされ、フリップ
フロップ１１には供給されない。即ち、フリップフロッ
プの出力信号の論理レベルが新たに入力されるデータ信
号の論理レベルと同じである場合には、クロック信号は
フリップフロップには供給されない。従って、フリップ
フロップの内部回路に無駄な充放電電流が流れることが
防止される。また、各フリップフロップには夫々ＮＡＮ
Ｄゲート１１２，１２２，１３２，１４２を介してクロ
ック信号が供給される。従って駆動能力の大きいインバ
ータを用いてクロック信号を各フリップフロップに供給
する必要がなく、信号反転時の貫通電流を低減すること
ができる。
Description
【０００１】
【産業上の利用分野】本発明は、クロック同期式のフリ
ップフロップを含む論理回路に関するものである。
ップフロップを含む論理回路に関するものである。
【０００２】
【従来の技術】図３にクロック同期式のフリップフロッ
プを含むＣＭＯＳ（コンプリメンタリモス）構成の従来
の論理回路の一例として４ビットシフトレジスタを示
す。このシフトレジスタは４つのクロック同期式Ｄフリ
ップフロップ３１〜３４により構成されており、各フリ
ップフロップにはインバータ３５，３６によりクロック
信号が供給されている。図４のタイミングチャートに示
すように、各フリップフロップがローレベルの信号Ｑ１
〜Ｑ４を出力している初期状態で、データ信号がハイレ
ベルになると、まずフリップフロップ３１がそれをクロ
ック信号の立上りでラッチし、ハイレベルの出力信号Ｑ
１を出力する。フリップフロップ３２はこのハイレベル
の出力信号Ｑ１をクロック信号の次の立上りでラッチ
し、ハイレベルの出力信号Ｑ２を出力する。以下同様
に、フリップフロップ３３，３４は順次、ハイレベルの
出力信号Ｑ３，Ｑ４を出力する。また、逆にデータ信号
がローレベルになると、各フリップフロップ３１〜３４
は順次、クロック信号に同期してローレベルの出力信号
Ｑ１〜Ｑ４を出力する。すなわち、フリップフロップ３
１に入力されたデータ信号はクロック信号の立上りに同
期して順次右にシフトされ、フリップフロップＱ１〜Ｑ
４からパラレル信号として出力される。
プを含むＣＭＯＳ（コンプリメンタリモス）構成の従来
の論理回路の一例として４ビットシフトレジスタを示
す。このシフトレジスタは４つのクロック同期式Ｄフリ
ップフロップ３１〜３４により構成されており、各フリ
ップフロップにはインバータ３５，３６によりクロック
信号が供給されている。図４のタイミングチャートに示
すように、各フリップフロップがローレベルの信号Ｑ１
〜Ｑ４を出力している初期状態で、データ信号がハイレ
ベルになると、まずフリップフロップ３１がそれをクロ
ック信号の立上りでラッチし、ハイレベルの出力信号Ｑ
１を出力する。フリップフロップ３２はこのハイレベル
の出力信号Ｑ１をクロック信号の次の立上りでラッチ
し、ハイレベルの出力信号Ｑ２を出力する。以下同様
に、フリップフロップ３３，３４は順次、ハイレベルの
出力信号Ｑ３，Ｑ４を出力する。また、逆にデータ信号
がローレベルになると、各フリップフロップ３１〜３４
は順次、クロック信号に同期してローレベルの出力信号
Ｑ１〜Ｑ４を出力する。すなわち、フリップフロップ３
１に入力されたデータ信号はクロック信号の立上りに同
期して順次右にシフトされ、フリップフロップＱ１〜Ｑ
４からパラレル信号として出力される。
【０００３】
【発明が解決しようとする課題】このような従来のシフ
トレジスタでは、各フリップフロップに入力されるデー
タ信号の論理レベルと出力信号の論理レベルとが等し
く、従ってフリップフロップの状態を変化させる必要の
ない場合にもクロック信号が入力される。クロック信号
が入力されると、フリップフロップの内部回路に充放電
電流が流れ、電力が消費される。すなわち従来のこの種
の論理回路では、フリップフロップにクロック信号を入
力する必要がない場合でもクロック信号が入力され、無
駄な電流が流れる。
トレジスタでは、各フリップフロップに入力されるデー
タ信号の論理レベルと出力信号の論理レベルとが等し
く、従ってフリップフロップの状態を変化させる必要の
ない場合にもクロック信号が入力される。クロック信号
が入力されると、フリップフロップの内部回路に充放電
電流が流れ、電力が消費される。すなわち従来のこの種
の論理回路では、フリップフロップにクロック信号を入
力する必要がない場合でもクロック信号が入力され、無
駄な電流が流れる。
【０００４】また、各フリップフロップ３１〜３４にク
ロック信号を供給するインバータ３６としては駆動能力
の大きいＣＭＯＳトランジスタを用いる必要がある。し
かし、駆動能力の大きいＣＭＯＳトランジスタは、信号
の反転時に大きな貫通電流が流れるので、これも消費電
流を増大させる原因となっている。
ロック信号を供給するインバータ３６としては駆動能力
の大きいＣＭＯＳトランジスタを用いる必要がある。し
かし、駆動能力の大きいＣＭＯＳトランジスタは、信号
の反転時に大きな貫通電流が流れるので、これも消費電
流を増大させる原因となっている。
【０００５】本発明は、このような問題に鑑みなされた
ものであり、クロック同期式のフリップフロップを有す
る論理回路において、その消費電流を低減することを目
的とする。
ものであり、クロック同期式のフリップフロップを有す
る論理回路において、その消費電流を低減することを目
的とする。
【０００６】
【課題を解決するための手段】本発明の論理回路は、上
記目的を達成するために、少なくとも１つのクロック同
期式のフリップフロップと、外部から供給されるクロッ
ク信号の前記フリップフロップへの入力を前記フリップ
フロップの出力信号及び前記フリップフロップに新たに
ラッチされるべき入力信号の論理レベルに従って制御す
る手段とを備えたことを特徴とする。
記目的を達成するために、少なくとも１つのクロック同
期式のフリップフロップと、外部から供給されるクロッ
ク信号の前記フリップフロップへの入力を前記フリップ
フロップの出力信号及び前記フリップフロップに新たに
ラッチされるべき入力信号の論理レベルに従って制御す
る手段とを備えたことを特徴とする。
【０００７】
【作用】本発明の論理回路では、外部から供給されるク
ロック信号のフリップフロップへの入力は、該フリップ
フロップの出力信号及び該フリップフロップに新たにラ
ッチされるべき入力信号の論理レベルに従って制御され
る。好ましくは、これらの論理レベルが相等しい場合、
即ちフリップフロップの状態を変化させる必要のない場
合にフリップフロップへのクロック信号の入力が阻止さ
れる。このように構成することにより消費電流が低減さ
れる。
ロック信号のフリップフロップへの入力は、該フリップ
フロップの出力信号及び該フリップフロップに新たにラ
ッチされるべき入力信号の論理レベルに従って制御され
る。好ましくは、これらの論理レベルが相等しい場合、
即ちフリップフロップの状態を変化させる必要のない場
合にフリップフロップへのクロック信号の入力が阻止さ
れる。このように構成することにより消費電流が低減さ
れる。
【０００８】
【実施例】次に本発明の実施例について図面を参照して
詳細に説明する。図１に本発明の一実施例であるＣＭＯ
Ｓ構成の４ビットのシフトレジスタを示す。このシフト
レジスタは４つのフリップフロップ１１〜１４、ＮＡＮ
Ｄゲート１１２，１２２，１３２，１４２、及び排他的
ＯＲゲート１１１，１２１，１３１，１４１によって構
成されており、各フリップフロップには１つの排他的Ｏ
Ｒゲートと１つのＮＡＮＤ回路からなる組み合わせ回路
が備えられる。
詳細に説明する。図１に本発明の一実施例であるＣＭＯ
Ｓ構成の４ビットのシフトレジスタを示す。このシフト
レジスタは４つのフリップフロップ１１〜１４、ＮＡＮ
Ｄゲート１１２，１２２，１３２，１４２、及び排他的
ＯＲゲート１１１，１２１，１３１，１４１によって構
成されており、各フリップフロップには１つの排他的Ｏ
Ｒゲートと１つのＮＡＮＤ回路からなる組み合わせ回路
が備えられる。
【０００９】排他的ＯＲゲート１１１の２つの入力はフ
リップフロップ１１のデータ信号入力端子と出力端子と
に夫々接続され、また、その出力はＮＡＮＤゲート１１
２の一方の入力に接続されている。ＮＡＮＤゲート１１
２の他方の入力はクロック信号の供給元であるインバー
タ１５の出力に接続され、ＮＡＮＤゲート１１２の出力
はフリップフロップ１１のクロック信号入力端子に接続
されている。
リップフロップ１１のデータ信号入力端子と出力端子と
に夫々接続され、また、その出力はＮＡＮＤゲート１１
２の一方の入力に接続されている。ＮＡＮＤゲート１１
２の他方の入力はクロック信号の供給元であるインバー
タ１５の出力に接続され、ＮＡＮＤゲート１１２の出力
はフリップフロップ１１のクロック信号入力端子に接続
されている。
【００１０】他の組合せ回路も同様に構成されている。
即ち、排他的ＯＲゲート１２１，１３１，１４１の各一
方の入力はフリップフロップ１２，１３，１４のデータ
信号入力端子に夫々接続され、各他方の入力はフリップ
フロップ１２，１３，１４の出力端子に夫々接続され、
また、その各出力はＮＡＮＤゲート１２２，１３２，１
４２の各一方の入力に夫々接続されている。ＮＡＮＤゲ
ート１２２，１３２，１４２の各他方の入力は共にイン
バータ１５の出力に接続され、ＮＡＮＤゲート１２２，
１３２，１４２の出力はフリップフロップ１２，１３，
１４のクロック信号入力端子に夫々接続されている。
即ち、排他的ＯＲゲート１２１，１３１，１４１の各一
方の入力はフリップフロップ１２，１３，１４のデータ
信号入力端子に夫々接続され、各他方の入力はフリップ
フロップ１２，１３，１４の出力端子に夫々接続され、
また、その各出力はＮＡＮＤゲート１２２，１３２，１
４２の各一方の入力に夫々接続されている。ＮＡＮＤゲ
ート１２２，１３２，１４２の各他方の入力は共にイン
バータ１５の出力に接続され、ＮＡＮＤゲート１２２，
１３２，１４２の出力はフリップフロップ１２，１３，
１４のクロック信号入力端子に夫々接続されている。
【００１１】次に図２に示すタイミングチャートを参照
して上記論理回路の動作を説明する。各フリップフロッ
プの出力信号Ｑ１〜Ｑ４は最初ローレベルであるものと
する。図２に示すようにハイレベルのデータ信号がフリ
ップフロップ１１に入力されると、この場合、排他的Ｏ
Ｒゲート１１１の２つの入力信号の論理レベルは互いに
異なるので、排他的ＯＲゲート１１１はハイレベルの出
力信号Ｎ１をＮＡＮＤゲート１１２に出力する。従っ
て、インバータ１５により反転されたクロック信号はＮ
ＡＮＤゲート１１２によりさらに反転されてクロック信
号ＣＫ１としてフリップフロップ１１に入力される。そ
の結果、フリップフロップ１１はクロック信号の最初の
立上りのタイミングＴ１に同期してハイレベルのデータ
信号をラッチし、ハイレベルの出力信号Ｑ１を出力す
る。
して上記論理回路の動作を説明する。各フリップフロッ
プの出力信号Ｑ１〜Ｑ４は最初ローレベルであるものと
する。図２に示すようにハイレベルのデータ信号がフリ
ップフロップ１１に入力されると、この場合、排他的Ｏ
Ｒゲート１１１の２つの入力信号の論理レベルは互いに
異なるので、排他的ＯＲゲート１１１はハイレベルの出
力信号Ｎ１をＮＡＮＤゲート１１２に出力する。従っ
て、インバータ１５により反転されたクロック信号はＮ
ＡＮＤゲート１１２によりさらに反転されてクロック信
号ＣＫ１としてフリップフロップ１１に入力される。そ
の結果、フリップフロップ１１はクロック信号の最初の
立上りのタイミングＴ１に同期してハイレベルのデータ
信号をラッチし、ハイレベルの出力信号Ｑ１を出力す
る。
【００１２】クロック信号の次のタイミングＴ２でもフ
リップフロップ１１には引き続きハイレベルのデータ信
号が入力されているが、この場合には出力信号Ｑ１がハ
イレベルであるため、排他的ＯＲゲート１１１の出力信
号Ｎ１はローレベルとなっている。従って、クロック信
号はＮＡＮＤゲート１１２でブロックされ、フリップフ
ロップ１１には供給されない。すなわち、出力信号Ｑ１
が新たに入力されるデータ信号と同じ論理レベルである
場合には、クロック信号はＮＡＮＤゲート１１２でブロ
ックされ、フリップフロップ１１には供給されない。従
って、フリップフロップの内部回路に無駄な充放電電流
が流れることが防止される。
リップフロップ１１には引き続きハイレベルのデータ信
号が入力されているが、この場合には出力信号Ｑ１がハ
イレベルであるため、排他的ＯＲゲート１１１の出力信
号Ｎ１はローレベルとなっている。従って、クロック信
号はＮＡＮＤゲート１１２でブロックされ、フリップフ
ロップ１１には供給されない。すなわち、出力信号Ｑ１
が新たに入力されるデータ信号と同じ論理レベルである
場合には、クロック信号はＮＡＮＤゲート１１２でブロ
ックされ、フリップフロップ１１には供給されない。従
って、フリップフロップの内部回路に無駄な充放電電流
が流れることが防止される。
【００１３】フリップフロップ１２〜１４についても動
作は同じである。即ち、各フリップフロップ１２〜１４
はクロック信号の立上がりに同期してそのデータ信号入
力端子に供給されるデータ信号を取り込み、その論理レ
ベルと同じ論理レベルの出力信号Ｑ２〜Ｑ４を出力する
が、新たに入力されるデータ信号の論理レベルが出力信
号の論理レベルに等しい場合には、排他的ＯＲゲート１
２１，１３１，１４１はローレベルの出力信号Ｎ２，Ｎ
３，Ｎ４を夫々出力し、従ってクロック信号はＮＡＮＤ
ゲート１２２，１３２，１４２によってブロックされ
る。これにより、各フリップフロップの内部回路に無駄
な充放電電流が流れることが防止される。
作は同じである。即ち、各フリップフロップ１２〜１４
はクロック信号の立上がりに同期してそのデータ信号入
力端子に供給されるデータ信号を取り込み、その論理レ
ベルと同じ論理レベルの出力信号Ｑ２〜Ｑ４を出力する
が、新たに入力されるデータ信号の論理レベルが出力信
号の論理レベルに等しい場合には、排他的ＯＲゲート１
２１，１３１，１４１はローレベルの出力信号Ｎ２，Ｎ
３，Ｎ４を夫々出力し、従ってクロック信号はＮＡＮＤ
ゲート１２２，１３２，１４２によってブロックされ
る。これにより、各フリップフロップの内部回路に無駄
な充放電電流が流れることが防止される。
【００１４】また、上記実施例のシフトレジスタでは、
各フリップフロップ１１〜１４には夫々ＮＡＮＤゲート
１１２，１２２，１３２，１４２からクロック信号ＣＫ
１〜ＣＫ４が供給される。従って、従来のシフトレジス
タのように、多数のフリップフロップにクロック信号を
供給するインバータを設ける必要がない。従って、クロ
ック信号の反転時、インバータを構成するＣＭＯＳトラ
ンジスタに流れる貫通電流が低減される。
各フリップフロップ１１〜１４には夫々ＮＡＮＤゲート
１１２，１２２，１３２，１４２からクロック信号ＣＫ
１〜ＣＫ４が供給される。従って、従来のシフトレジス
タのように、多数のフリップフロップにクロック信号を
供給するインバータを設ける必要がない。従って、クロ
ック信号の反転時、インバータを構成するＣＭＯＳトラ
ンジスタに流れる貫通電流が低減される。
【００１５】
【発明の効果】本発明の論理回路は、外部から供給され
るクロック信号のフリップフロップへの入力を該フリッ
プフロップの出力信号及び該フリップフロップに新たに
ラッチされるべき入力信号の論理レベルに従って制御す
る手段を有しているので、フリップフロップの状態を変
化させる必要のない場合、フリップフロップへのクロッ
ク信号の入力をブロックすることにより、フリップフロ
ップの内部回路に無駄な充放電電流が流れることを防止
して消費電流を低減することができる。また、各フリッ
プフロップには上記手段からクロック信号が供給される
ので、駆動能力の高いインバータが不要となり、信号反
転時にインバータに流れる貫通電流が低減される。
るクロック信号のフリップフロップへの入力を該フリッ
プフロップの出力信号及び該フリップフロップに新たに
ラッチされるべき入力信号の論理レベルに従って制御す
る手段を有しているので、フリップフロップの状態を変
化させる必要のない場合、フリップフロップへのクロッ
ク信号の入力をブロックすることにより、フリップフロ
ップの内部回路に無駄な充放電電流が流れることを防止
して消費電流を低減することができる。また、各フリッ
プフロップには上記手段からクロック信号が供給される
ので、駆動能力の高いインバータが不要となり、信号反
転時にインバータに流れる貫通電流が低減される。
【図１】本発明の一実施例であるシフトレジスタの回路
図である。
図である。
【図２】図１のシフトレジスタの動作を説明するための
タイミングチャートである。
タイミングチャートである。
【図３】従来のシフトレジスタの回路図である。
【図４】図３のシフトレジスタの動作を説明するための
タイミングチャートである。
タイミングチャートである。
１１〜１４、３１〜３４ フリップフロップ １１１、１２１、１３１、１４１ 排他的ＯＲゲート １１２、１２２、１３２、１４２ ＮＡＮＤゲート １５、３５、３６ インバータ
Claims (1)
- 【特許請求の範囲】 【請求項１】 少なくとも１つのクロック同期式のフリ
ップフロップと、外部から供給されるクロック信号の前
記フリップフロップへの入力を前記フリップフロップの
出力信号及び前記フリップフロップに新たにラッチされ
るべき入力信号の論理レベルに従って制御する手段とを
備えたことを特徴とする論理回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3186585A JPH0528789A (ja) | 1991-07-25 | 1991-07-25 | 論理回路 |
| US07/831,341 US5289518A (en) | 1991-07-25 | 1992-02-05 | Low power shift register circuit |
| EP19920301172 EP0524712A3 (en) | 1991-07-25 | 1992-02-13 | Logic circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3186585A JPH0528789A (ja) | 1991-07-25 | 1991-07-25 | 論理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0528789A true JPH0528789A (ja) | 1993-02-05 |
Family
ID=16191124
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3186585A Pending JPH0528789A (ja) | 1991-07-25 | 1991-07-25 | 論理回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5289518A (ja) |
| EP (1) | EP0524712A3 (ja) |
| JP (1) | JPH0528789A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
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