CN203774308U - 一种铜柱凸块的封装结构 - Google Patents
一种铜柱凸块的封装结构 Download PDFInfo
- Publication number
- CN203774308U CN203774308U CN201420145872.2U CN201420145872U CN203774308U CN 203774308 U CN203774308 U CN 203774308U CN 201420145872 U CN201420145872 U CN 201420145872U CN 203774308 U CN203774308 U CN 203774308U
- Authority
- CN
- China
- Prior art keywords
- dielectric layer
- projection
- copper post
- bottom metal
- chip
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 239000010949 copper Substances 0.000 title claims abstract description 72
- 229910052802 copper Inorganic materials 0.000 title claims abstract description 71
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 title claims abstract description 69
- 238000004806 packaging method and process Methods 0.000 title abstract description 7
- 239000002184 metal Substances 0.000 claims abstract description 52
- 229910052751 metal Inorganic materials 0.000 claims abstract description 52
- 238000002161 passivation Methods 0.000 claims abstract description 22
- 238000004891 communication Methods 0.000 claims abstract description 7
- 150000001879 copper Chemical class 0.000 claims abstract 2
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims description 10
- 229910000679 solder Inorganic materials 0.000 claims description 9
- 230000015572 biosynthetic process Effects 0.000 claims description 4
- 150000001875 compounds Chemical class 0.000 claims description 3
- 239000000758 substrate Substances 0.000 abstract description 4
- 239000000463 material Substances 0.000 abstract description 3
- 239000004065 semiconductor Substances 0.000 abstract description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 15
- 238000000034 method Methods 0.000 description 14
- 238000005516 engineering process Methods 0.000 description 8
- 238000001259 photo etching Methods 0.000 description 6
- 238000004544 sputter deposition Methods 0.000 description 5
- 238000007747 plating Methods 0.000 description 4
- 238000005530 etching Methods 0.000 description 3
- 238000000151 deposition Methods 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000003628 erosive effect Effects 0.000 description 2
- 238000012856 packing Methods 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 238000001089 thermophoresis Methods 0.000 description 2
- 230000002159 abnormal effect Effects 0.000 description 1
- 239000000853 adhesive Substances 0.000 description 1
- 230000001070 adhesive effect Effects 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 238000001816 cooling Methods 0.000 description 1
- 230000007797 corrosion Effects 0.000 description 1
- 238000005260 corrosion Methods 0.000 description 1
- 230000007812 deficiency Effects 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000009713 electroplating Methods 0.000 description 1
- 238000005538 encapsulation Methods 0.000 description 1
- 239000003292 glue Substances 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- NJPPVKZQTLUDBO-UHFFFAOYSA-N novaluron Chemical compound C1=C(Cl)C(OC(F)(F)C(OC(F)(F)F)F)=CC=C1NC(=O)NC(=O)C1=C(F)C=CC=C1F NJPPVKZQTLUDBO-UHFFFAOYSA-N 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 238000010992 reflux Methods 0.000 description 1
- 238000003466 welding Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
本实用新型公开了一种铜柱凸块的封装结构，属于半导体封装技术领域。其包括带有芯片电极（120）的芯片基体（100），芯片基体（100）的表面覆盖钝化层（110），钝化层（110）和芯片电极（120）的表面设置介电层（200），在介电层（200）上开设介电层通孔（211），每一所述芯片电极（120）上方对应若干个介电层通孔（211），所述芯片电极（120）的正上方设置凸块底部金属（300），所述凸块底部金属（300）的底部通过若干个介电层通孔（211）向下延伸与芯片电极（120）形成固连，实现电气连通，在所述凸块底部金属（300）的上方设置铜柱凸块（410）和铜柱凸块（410）的顶端的锡焊料帽（420）。本实用新型提供了一种降低失效隐患、提高可靠性的铜柱凸块的封装结构。
Description
技术领域
本实用新型涉及一种铜柱凸块的封装结构，属于半导体封装技术领域。
背景技术
随着芯片制程发展超出摩尔定律，芯片密度越来越高，芯片之间的间距不断减少。得益于铜材料优越的导电性能、导热性能和可靠性，铜柱凸块（Cu pillar）技术逐渐取代了锡铅凸块（solder bump），成为覆晶主流技术，通过铜柱凸块技术实现了芯片与基板的连接，如图1所示。
然而在实际使用过程中，铜柱凸块技术仍存在如下问题，
1、铜柱凸块由铜柱41和焊料帽42组成，通过焊料帽42与基板互联，铜柱的直径在30～50um，在电流的加载下，由于焦耳热效应，铜柱底部连接处的金属原子同时承受电场和热场的影响，互联界面的电迁移和热迁移会因异常活跃而使铜柱凸块的寿命显著降低，造成潜在的失效隐患；
2、刚度较大的铜柱会在封装体内引起较大的应力，可能会导致脆性材料层，如与铜柱连接的芯片电极12，破裂、分层或者降低焊点疲劳寿命。如图1所示，如果芯片电极12表面完全覆盖应力缓冲层，铜柱底部完全与芯片电极12接触，作用在芯片电极12表面的应力将无法释放，降低了封装结构的力学性能，进而降低了芯片在使用中的可靠性。
实用新型内容
本实用新型的目的在于克服当前铜柱凸块封装结构的不足，提供一种降低失效隐患、提高可靠性的铜柱凸块的封装结构。
本实用新型的目的是这样实现的：
本实用新型一种铜柱凸块的封装结构，其包括带有芯片电极的芯片基体，所述芯片基体的表面覆盖钝化层，芯片电极复合于钝化层内且其表面露出钝化层，钝化层和芯片电极的表面设置介电层。
在所述介电层上开设上下贯穿介电层的介电层通孔，每一所述芯片电极上方对应若干个介电层通孔，所述芯片电极的正上方设置凸块底部金属，所述凸块底部金属的底部通过若干个介电层通孔向下延伸与芯片电极形成固连，实现电气连通，在所述凸块底部金属的上方设置铜柱凸块和铜柱凸块的顶端的锡焊料帽。
本实用新型所述凸块底部金属的横截面尺寸不小于铜柱凸块的横截面尺寸。
本实用新型所述凸块底部金属横截面呈圆形、矩形或多边形。
本实用新型所述凸块底部金属的横截面尺寸远大于介电层通孔的横截面尺寸。
本实用新型所述介电层通孔的横截面尺寸范围为3~10um。
本实用新型所述凸块底部金属位于介电层上方的高度h为5~10um。
本实用新型所述介电层通孔位于芯片电极的正上方，其周边的介电层呈连续状覆盖在钝化层的表面。
本实用新型所述介电层通孔布满整个钝化层的表面。
本实用新型的有益效果是：
1、本实用新型通过在铜柱凸块底部添加凸块底部金属（UBM），由于铜柱凸块下部的凸块底部金属与芯片电极连接的大面积金属接触面被分成若干个小面积金属接触面与芯片电极形成电气连通，使电流通过芯片时，流经铜柱凸块的电流能够分散开，不会造成铜柱凸块的局部区域异常的电迁移和热迁移现象，有利于芯片散热，降低失效隐患，并且提高了铜柱凸块的寿命，从而提高了铜柱凸块封装的可靠性；
2、本实用新型通过在铜柱凸块底部添加凸块底部金属，可以避免因腐蚀工艺去除无效区域的金属层时对铜柱凸块造成的底部过腐蚀，增加了铜柱凸块的强度，提高了可靠性；
3、本实用新型通过在凸块底部金属下方设置能起应力缓冲的介电层开口图形，分散了刚度较大的铜柱凸块和凸块底部金属在封装体内引起较大的应力，从而降低了整个芯片的应力；
4、本实用新型通过设置介电层开口图形和在铜柱凸块与芯片电极之间添加凸块底部金属，有助于降低形成介电层通孔的光刻工艺的难度，避免了因个别介电层通孔内有残胶的存在而影响电气连通。
附图说明
图1为现有铜柱凸块封装结构的示意图；
图2、图3为本实用新型一种新型铜柱凸块封装方法的封装结构的实施例的剖面示意图；
图4、图5为介电层通孔分布不同的封装结构的剖面示意图；
图6至图14为图3中实施例的封装方法的工艺流程示意图；
图中：
芯片基体100
钝化层110
芯片电极120
介电层200
介电层通孔图形210
介电层通孔211
凸块底部金属300
铜柱凸块410
锡焊料帽420
锡柱421
金属层500
金属层开口图形510
光刻胶层Ⅰ开口图形610
光刻胶层Ⅱ开口图形620
光刻胶层Ⅲ开口图形630。
具体实施方式
现在将在下文中参照附图更加充分地描述本实用新型，在附图中示出了本实用新型的示例性实施例，从而本公开将本实用新型的范围充分地传达给本领域的技术人员。然而，本实用新型可以以许多不同的形式实现，并且不应被解释为限制于这里阐述的实施例。
参见图2和图3，为本实用新型一种铜柱凸块的封装结构的剖面示意图，其芯片基体100带有芯片电极120，并且芯片基体100的表面覆盖钝化层110，芯片电极120复合于钝化层110内、且其表面露出钝化层110。钝化层110和芯片电极120的表面设置介电层200，并开设贯穿介电层200的介电层通孔211，每一所述芯片电极120对应若干个介电层通孔211。介电层通孔211的横截面尺寸范围为3~10um。
在芯片电极120正上方的介电层通孔211上设置横截面呈圆形、矩形或多边形的凸块底部金属300。凸块底部金属300的横截面尺寸远大于介电层通孔211的横截面尺寸，凸块底部金属300的区域内占据多个介电层通孔211，并且通过介电层通孔211与芯片电极120形成固连，实现电气连通。在凸块底部金属300上方设置带有锡焊料帽420的铜柱凸块410，铜柱凸块410的横截面呈圆形、矩形或多边形，其中若铜柱凸块410的横截面为圆形，其直径为30～50um，铜柱凸块410的横截面尺寸小于或等于凸块底部金属300的横截面尺寸，可见，凸块底部金属300的横截面尺寸远大于介电层通孔211的横截面尺寸，凸块底部金属300位于介电层200上方的高度h为5~10um，为铜柱凸块410提供一稳固的基座。
介电层通孔211可以分布在整个钝化层110的表面，分布在凸块底部金属下方及边缘的介电层还起到应力缓冲层的作用，分散了芯片电极表面的应力分布，从而降低了整个芯片应力，如图4所示；也可以只分布在芯片电极120的正上方，其周边的介电层呈连续状覆盖在钝化层110的表面，保护芯片，如图5所示。
本实用新型的凸块底部金属（UBM）的材质优选铜，其依次通过溅射、光刻、电镀或化学镀工艺实现的。凸块底部金属（UBM）的具体成形工艺如下：
如图6所示，提供一带有芯片电极阵列及钝化层110的芯片基体100；
如图7所示，在芯片基体100的表面沉积一介电层200，在所述介电层200的表面通过溅射或气相沉积的方式形成一金属层500；
如图8所示，在所述金属层500的表面涂覆一光刻胶层，并通过光刻工艺形成光刻胶Ⅰ开口图形610，再通过光刻胶Ⅰ开口图形610采用刻蚀工艺刻蚀金属层500，形成金属层开口图形510；
如图9所示，去除剩余的光刻胶，通过金属层开口图形510形成上下贯穿介电层的介电层通孔图形210，去除金属层500；
如图10所示，通过溅射工艺形成附着于介电层通孔图形210的各个面的金属溅射层，在金属溅射层的表面涂覆一光刻胶层，通过光刻工艺形成光刻胶层Ⅱ开口图形620，所述光刻胶层Ⅱ开口图形620的光刻胶开口位于芯片电极120的正上方；
如图11所示，通过光刻胶层Ⅱ开口图形620采用电镀或化学镀工艺形成凸块底部金属300，所述凸块底部金属300的底部通过介电层通孔211向下延伸并与芯片电极120固连，实现电气连通；去除剩余的光刻胶和无效区域的金属溅射层；
如图12所示，再依次利用溅射、光刻、电镀的方式在凸块底部金属300的上方形成铜柱凸块410和铜柱凸块410顶端的锡柱421，溅射层未示出，形成铜柱凸块410和锡柱421的光刻胶层Ⅲ开口图形630采用厚胶工艺形成，其高度不小于铜柱凸块410与锡柱421之和。
如图13和图14所示，去除剩余的光刻胶，锡柱421通过回流工艺形成锡焊料帽420，形成铜柱凸块封装结构。
本实用新型的铜柱凸块410是依次通过厚胶的光刻、电镀工艺实现的。如果铜柱凸块410直接设置在介电层通孔211上方，介电层通孔211内部在形成过程中容易出现残胶现象，影响铜柱凸块410与芯片电极120的连接，并且在种子层腐蚀过程中，铜柱凸块410底部容易过腐蚀，影响铜柱凸块410的连接强度，易造成凸块脱落现象。本实用新型的铜柱凸块封装结构将铜柱凸块410设置在凸块底部金属300上方减小了这些风险的发生。
本实用新型一种铜柱凸块的封装结构不限于上述优选实施例，因此任何本领域技术人员在不脱离本实用新型的精神和范围内，依据本实用新型的技术实质对以上实施例所作的任何修改、等同变化及修饰，均落入本实用新型权利要求所界定的保护范围内。
Claims (8)
1.一种铜柱凸块的封装结构，其包括带有芯片电极（120）的芯片基体（100），所述芯片基体（100）的表面覆盖钝化层（110），芯片电极（120）复合于钝化层（110）内且其表面露出钝化层（110），钝化层（110）和芯片电极（120）的表面设置介电层（200），
其特征在于：在所述介电层（200）上开设上下贯穿介电层（200）的介电层通孔（211），每一所述芯片电极（120）上方对应若干个介电层通孔（211），所述芯片电极（120）的正上方设置凸块底部金属（300），所述凸块底部金属（300）的底部通过若干个介电层通孔（211）向下延伸与芯片电极（120）形成固连，实现电气连通，在所述凸块底部金属（300）的上方设置铜柱凸块（410）和铜柱凸块（410）的顶端的锡焊料帽（420）。
2.根据权利要求1所述的铜柱凸块的封装结构，其特征在于：所述凸块底部金属（300）的横截面尺寸不小于铜柱凸块（410）的横截面尺寸。
3.根据权利要求2所述的铜柱凸块的封装结构，其特征在于：所述凸块底部金属（300）横截面呈圆形、矩形或多边形。
4.根据权利要求3所述的铜柱凸块的封装结构，其特征在于：所述凸块底部金属（300）的横截面尺寸远大于介电层通孔（211）的横截面尺寸。
5.根据权利要求4所述的铜柱凸块的封装结构，其特征在于：所述介电层通孔（211）的横截面尺寸范围为3~10um。
6.根据权利要求5所述的铜柱凸块的封装结构，其特征在于：所述凸块底部金属（300）位于介电层（200）上方的高度h为5~10um。
7.根据权利要求1至6中任一项所述的铜柱凸块的封装结构，其特征在于：所述介电层通孔（211）位于芯片电极（120）的正上方，其周边的介电层呈连续状覆盖在钝化层（110）的表面。
8.根据权利要求1至6中任一项所述的铜柱凸块的封装结构，其特征在于：所述介电层通孔（211）布满整个钝化层（110）的表面。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201420145872.2U CN203774308U (zh) | 2014-03-28 | 2014-03-28 | 一种铜柱凸块的封装结构 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201420145872.2U CN203774308U (zh) | 2014-03-28 | 2014-03-28 | 一种铜柱凸块的封装结构 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN203774308U true CN203774308U (zh) | 2014-08-13 |
Family
ID=51291465
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201420145872.2U Expired - Lifetime CN203774308U (zh) | 2014-03-28 | 2014-03-28 | 一种铜柱凸块的封装结构 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN203774308U (zh) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN112820653A (zh) * | 2020-12-30 | 2021-05-18 | 南通通富微电子有限公司 | 扇出型封装方法 |
-
2014
- 2014-03-28 CN CN201420145872.2U patent/CN203774308U/zh not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN112820653A (zh) * | 2020-12-30 | 2021-05-18 | 南通通富微电子有限公司 | 扇出型封装方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN101335217B (zh) | 半导体封装件及其制法 | |
| CN103000542B (zh) | 半导体封装结构焊帽凸块与其制作方法 | |
| CN102543907A (zh) | 一种热增强型四边扁平无引脚倒装芯片封装及制造方法 | |
| CN103022307A (zh) | 一种圆片级led封装方法 | |
| TW201503304A (zh) | 半導體裝置及其製法 | |
| CN102270590A (zh) | 晶圆级封装结构及封装方法 | |
| TWM558999U (zh) | 發光封裝元件 | |
| CN103474367A (zh) | 一种芯片的微凸点封装结构的成形方法 | |
| CN106486444B (zh) | 凸块结构、封装组件及其形成方法 | |
| CN203774308U (zh) | 一种铜柱凸块的封装结构 | |
| CN102915978A (zh) | 半导体封装结构 | |
| CN102931111A (zh) | 半导体封装结构的形成方法 | |
| CN103871908A (zh) | 一种铜柱凸块的封装方法 | |
| CN105006437A (zh) | 一种高密度凸块结构的制造方法 | |
| CN202917468U (zh) | 半导体封装结构 | |
| CN104217969A (zh) | 半导体器件封装方法 | |
| CN205789951U (zh) | Mosfet封装结构 | |
| CN105226040B (zh) | 一种硅基模块的封装结构及其封装方法 | |
| CN103280508B (zh) | 一种晶圆级led封装方法 | |
| CN202495438U (zh) | 一种热增强型四边扁平无引脚倒装芯片封装 | |
| CN101626057A (zh) | 发光半导体的互补电极结构及其制造方法 | |
| CN102487049B (zh) | 半导体基板及其制法 | |
| CN103779246A (zh) | 一种高可靠性的铜柱凸块封装方法及其封装结构 | |
| CN105118817B (zh) | 一种低成本的硅基模块的封装结构及其封装方法 | |
| CN101661917B (zh) | 树脂核心柱芯片封装结构 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| CX01 | Expiry of patent term |
Granted publication date: 20140813 |
|
| CX01 | Expiry of patent term |