CN201479116U - 一种组合跳频源 - Google Patents

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Abstract

本实用新型涉及一种工作在X波段的频率源。本实用新型针对现有技术的跳频源输出信号的相位噪声及杂散抑制指标都比较低的缺点，公开了一种DDS与PPL组合的跳频源。本实用新型的技术方案是，一种组合跳频源，包括振荡器、第一锁相环、频率合成器、第二锁相环、第三锁相环和混频器，所述第一锁相环、频率合成器和第二锁相环顺次串连，所述第一锁相环输入端与振荡器连接，所述第二锁相环输出端与混频器连接；所述第三锁相环输入端与振荡器连接，输出端与混频器连接。本实用新型通过电路模式的改变，提高了跳频源的相位噪声指标和杂散抑制指标，改善了跳频源的输出信号质量。本实用新型非常适合用于X波段的跳频源。

Description

一种组合跳频源
技术领域
本实用新型涉及微波技术，特别涉及一种工作在X波段的频率源。
背景技术
在微波技术领域，我国通常将8～12GHz的频率段称为X波段。工作在该波段的设备中，频率源都是一个重要的核心部件。跳频源是一种频率可以在一定范围内跳变的频率源，可以用于保密通信，雷达等技术中。为了便于控制频率的跳变，在跳频源中常常采用DDS(直接数字频率合成器，简称频率合成器)和PPL(锁相环)电路进行组合，构成跳频源。DDS采用的是全数字结构，在很多方面的性能指标远远超出传统频率合成技术，它具有极高的频率分辨率，其频率分辨率可以达到0.3Hz；极短的频率切换时间，一般可达纳秒量级。非常适合用于跳频源技术中。
一种工作在X波段的现有技术跳频源电路结构如图1所示，该电路采用PPL与DDS串联的组成模式。图中恒温晶体振荡器(OCXO)输出的100MHz频率，先经过第一锁相环(PPL1)倍频到1GHz，再通过DDS变频到48～50MHz，最后由第二锁相环(PPL2)进行200次倍频，直接输出9.6～10GHz的频率。图中示出了PPL2的电路结构，由鉴相器(PD)、低通滤波器(LF)、压控振荡器(VCO)顺次串联构成，PD输入端连接DDS，VCO输出端就是PPL2的输出端。由于普通PD芯片最高鉴相频率＝50MHz，在PPL2的反馈环路中需要一个分频器进行分频，以免损坏PD芯片。
图1所示电路的相位噪声，即PPL2的输出相位噪声，可以表达为：DDS的输出相位噪声+20logN，其中N为PPL2的倍频次数。如果DDS的输出相位噪声为-130dBc/Hz@10kHz，则PPL2的输出相位噪声为-84dBc/Hz@10kHz。当DDS杂散抑制指标为-90dBc时，图1电路的输出窄带杂散为：-90+20log200＝-44dBc。可以看出，由于PPL2的倍频次数较高，现有技术的DDS/PPL组合跳频源输出信号的相位噪声指标及杂散抑制指标都比较低。
实用新型内容
本实用新型所要解决的技术问题，就是针对现有技术的跳频源输出信号的相位噪声及杂散抑制指标都比较低的缺点，提供一种DDS与PPL组合的跳频源，提高相位噪声指标和杂散抑制指标。
本实用新型解决所述技术问题，采用的技术方案是，一种组合跳频源，包括振荡器、第一锁相环、频率合成器、第二锁相环、第三锁相环和混频器，所述第一锁相环、频率合成器和第二锁相环顺次串连，所述第一锁相环输入端与振荡器连接，所述第二锁相环输出端与混频器连接；所述第三锁相环输入端与振荡器连接，输出端与混频器连接。
本实用新型的有益效果是，通过电路模式的改变，提高了跳频源的相位噪声指标和杂散抑制指标，改善了跳频源的输出信号质量。进一步配合元器件的优选，可以简化电路设计，缩小装置体积，促进产品的小型化。
附图说明
图1是现有技术的跳频源电路结构示意图；
图2是本实用新型实施例的结构示意图。
具体实施方式
下面结合附图及实施例，详细描述本实用新型的技术方案。
本实用新型的组合跳频源，改变了现有技术跳频源的结构模式，采用并行的两条频率支路的结构模式，其中一条频率支路先将信号倍频到较低的频段，再与另一频率支路输出的较高频率上变频到输出频段。
实施例
本例组合跳频源电路结构如图2所示，由恒温晶体振荡器(OCXO)、第一锁相环(PPL1)、频率合成器(DDS)、第二锁相环(PPL2)、第三锁相环(PPL3)和混频器构成。第一锁相环、频率合成器和第二锁相环顺次串连构成本例的一条频率支路。OCXO输出的100MHz信号输入PPL1，PPL1输出的1GHz信号经过DDS得到92～100MHz信号，该信号经过PPL2倍频到4.2～4.6GHz的较低频段输入混频器。另一频率支路由PPL3构成，OCXO输出的100MHz信号经过PPL3变频为5GHz的较高频率信号输入混频器。4.2～4.6GHz的较低频段信号与5GHz的较高频率信号在混频器中上变频到9.6～10GHz频段信号输出。本例中，混频器输出端连接有带通滤波器，可以滤除带外干扰信号，进一步提高信号质量。图2中，DDS芯片采用ADI公司的AD9910。为了进一步提高跳频源性能，第二锁相环中的鉴相器(PD)采用Hittite公司的鉴相器芯片HMC698LP5。
图1电路与图2电路比较：
1)相位噪声。在图2电路中，由于上变频器对相位噪声没有影响，所以PLL3输出信号的相位噪声就是整个***输出信号的相位噪声。PLL3的倍频次数N2为：5.4G/100M＝54，图2电路输出的相位噪声为：-130+20logN2＝-95dBc/Hz@10kHz与图1电路输出的相位噪声-84dBc/Hz@10kHz比较，相位噪声指标提高了11dB。
2)窄带杂散。窄带杂散一般指离输出频率的距离小于100kHz的杂散，由于窄带杂散离输出频率非常近，目前不能用任何滤波器滤除，即使用锁相环的窄带滤波器特性也不能滤除。窄带杂散还会随着PLL2的倍频作用而恶化。对于一个特定的DDS芯片来说，它输出的窄带杂散指标是一定的。
如果图1和图2电路中使用的DDS芯片是都是AD9910，AD9910的窄带杂散性能是同类产品中最好的，可达-90dBc。跳频源输出信号的窄带杂散，即PLL2输出的窄带杂散为：-90+20logNdBc。其中N为PLL2的倍频次数。
在图1电路中，PLL2的倍频次数为10G/50M＝200，输出的窄带杂散为：-90+20log200＝-44dBc。
在图2电路中，PLL2的倍频次数为4.6G/100M＝46，输出的窄带杂散为：-90+20log46＝-57dBc，与图1电路比较，杂散指标提高了13dB。
3)图2电路省略了PLL2反馈环路中使用的分频器。
由于PLL2的VCO反馈回来的最高频率为5GHz高于普通鉴相器芯片(如ADF4113等)能忍受的最高反馈频率，所以必须在PLL2的反馈回路中加入分频器，否则会损坏ADF4113。图2电路中使用的鉴相器芯片为HMC698LP5，其最高反馈频率高达7GHz，这样就可以减少PLL2反馈环路中分频器的使用，简化了设计，有利于缩小***的体积。
4)简化了设计、实现了小型化。
AD4113等的编程只能用微控制器实现(单片机、FPGA等)，由于这些器件的使用，极大的增加了***的体积和设计难度，降低了可靠性。而HMC698LP5可采用直接编程模式(即通过设置相应引脚的高低电平来编程)，极大的简化了设计，明显的缩小了***的体积，增加了***的可靠性。

Claims (6)

1.一种组合跳频源，其特征在于，包括振荡器、第一锁相环、频率合成器、第二锁相环、第三锁相环和混频器，所述第一锁相环、频率合成器和第二锁相环顺次串连，所述第一锁相环输入端与振荡器连接，所述第二锁相环输出端与混频器连接；所述第三锁相环输入端与振荡器连接，输出端与混频器连接。
2.根据权利要求1所述的一种组合跳频源，其特征在于，所述混频器输出端连接有带通滤波器。
3.根据权利要求1所述的一种组合跳频源，其特征在于，所述振荡器为恒温晶体振荡器。
4.根据权利要求1、2或3所述的一种组合跳频源，其特征在于，所述频率合成器采用ADI公司的DDS芯片AD9910。
5.根据权利要求4所述的一种组合跳频源，其特征在于，所述第二锁相环中的鉴相器采用Hittite公司的鉴相器芯片HMC698LP5。
6.根据权利要求1、2或3所述的一种组合跳频源，其特征在于，所述第二锁相环中的鉴相器采用Hittite公司的鉴相器芯片HMC698LP5。
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