CN201156799Y - 一种基于内存条阵列的高速图像记录装置 - Google Patents
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Abstract
一种基于内存条阵列的高速图像记录装置,特征在于:包括:可编程逻辑器件FPGA:为该装置的控制核心,其负责接收外部的控制命令和高速图像数据,并记录到DDR1内存条阵列模块中或者将DDR1内存条阵列模块中的数据通过百兆网络模块传输到计算机主机端;百兆网络模块:用于计算机主机与可编程逻辑器件FPGA的通信DDR1内存条阵列模块:采用N个DDR1内存条组成内存条阵列模块,作为高速图像的存储介质;高速相机接口模块:用于接受外部高速图像数据并送往可编程逻辑器件FPGA中进行处理;本实用新型装置利用动态存储介质DDR1内存条的高速率读写特性,峰值持续记录速度到达了1.46G字节每秒,突破了传统记录方案的速率瓶颈,并且本实用新型装置具有体积小,可移植性高、操作简单等优点。
Description
技术领域
本实用新型涉及一种高速图像记录装置,特别涉及一种基于内存条阵列的高速图像记录装置。
背景技术
在一些现代的高速测量应用中,为了测量物体的物理信息瞬时高速变化特征,需要采用高速的视频采集手段,如高速CCD,CMOS数字相机进行图像采集,随之而来的是高速数字图像数据流的存储问题,高速的数字图像采集需要高速的数字图像记录设备作为保障,高速图像记录技术在汽车碰撞测试,微观生物反应实验中有着广泛的应用前景。
从存储介质来看,目前的记录高速数字图像的介质主要为硬磁盘,而硬磁盘接口技术又分为IDE,SCSI,ATA三种,由于硬磁盘的低成本,一些工程师采用磁盘阵列的方法来实现高速记录的目的,由于磁盘的读写速率慢,单盘的持续读写速率只能到几兆到几十兆字节每秒,要完成几百兆字节的记录速度需要大量的硬盘进行级联,可靠性不高;同时由于硬盘自身存在坏道等不可避免的因素,实际***中体积庞大,可移植性不高,操作难度大,实现高速记录存在速度瓶颈。
实用新型内容
本实用新型要解决的技术问题:克服现有技术的不足,实现了一种利用半导体存储介质DDR1内存条作为高速图像存储介质的高速数字图象记录装置,其利用可编程逻辑器件FPGA控制由多个DDR1组成的内存条阵列的方式来实现高速数字图像数据的记录。并通过控制百兆网络模块来实现远程命令发送接收以及数据的备份。
本实用新型解决其技术问题所采用的技术方案是:一种基于内存条阵列的高速图像记录装置,其特征在于:包括:
可编程逻辑器件FPGA:为该装置的控制核心,其负责接收外部的控制命令和高速图像数据,并记录到DDR1内存条阵列模块中或者将DDR1内存条阵列模块中的数据通过百兆网络模块传输到计算机主机端;
百兆网络模块:用于计算机主机与可编程逻辑器件FPGA的通信;
DDR1内存条阵列模块:采用N个DDR1内存条组成内存条阵列模块,作为高速图像的存储介质;
高速相机接口模块:用于接受外部高速图像数据并送往可编程逻辑器件FPGA中进行处理。
所述的DDR1内存条阵列模块中所包含的DDR1内存条的个数N可以为1-10个。
所述的可编程逻辑器件FPGA内部又包括:
DDR1内存条阵列控制模块:该模块通过可编程逻辑器件FPGA的管脚与DDR1内存条阵列模块相连接,同时还通过可编程逻辑器件FPGA内部电路与百兆网络控制模块相连;
百兆网络控制模块:该模块通过可编程逻辑器件FPGA的管脚与百兆网络模块相连接,同时该模块通过可编程逻辑器件FPGA内部电路与可编程逻辑器件FPGA内部的DDR1内存条阵列控制模块相连,最后该模块还通过可编程逻辑器件FPGA内部电路与可编程器件FPGA内部的图像接口模块相连;
图像接口模块:该模块通过可编程逻辑器件FPGA的管脚与高速相机接口模块相连接,负责接收高速图像数据,同时通过可编程逻辑器件FPGA内部电路与可编程逻辑器件FPGA内部的DDR1内存条阵列控制模块相连。
所述的DDR1内存条阵列控制模块通过可编程逻辑器件FPGA的管脚与DDR1内存条阵列模块相连的连接方式为:DDR1内存条阵列中的所有内存条共用数据总线,地址总线和控制总线,并均连接到FPGA的管脚上;但是片选信号不共用,每根内存条具有单独的片选控制信号并各自连接到FPGA的管脚上。
本实用新型与现有技术相比所具有如下优点:本实用新型装置采用了DDR1内存条阵列模块作为高速记录介质,峰值持续记录速度到达了1.46G字节每秒,突破了传统记录方案的速率瓶颈,实用性好;并且具有体积小,操作简单,可移植性高等优点。
附图说明
图1为基于内存条阵列的高速图像记录装置的结构示意图;
图2为基于内存条阵列的高速图像记录装置的DDR1内存条阵列模块的内部结构示意图;
图3为基于内存条阵列的高速图像记录装置的可编程逻辑器件FPGA内部结构示意图。
具体实施方式
以下结合附图和具体实施方式详细介绍本实用新型装置。
一种基于内存条阵列的高速图像记录装置,由可编程逻辑器件FPGA,DDR1内存条阵列模块,百兆网络模块,高速相机接口模块组成;如图1的虚线框内所示。
其中可编程逻辑器件FPGA:为该装置的控制核心,其负责接收外部的控制命令和高速图像数据,并记录到DDR1内存条阵列模块中或者将DDR1内存条阵列模块中的数据通过百兆网络模块传输到计算机主机端;百兆网络模块:用于计算机主机与可编程逻辑器件FPGA的通信,接受计算机发出的命令和实现图像数据的备份DDR1内存条阵列模块:采用N个DDR1内存条组成内存条阵列模块,作为高速图像的存储介质,这里选取由4个DDR1内存条组成的DDR1内存条阵列模块,如图2所示;高速相机接口模块:用于接受外部高速图像数据并送往可编程逻辑器件FPGA中进行处理。
其中可编程逻辑器件FPGA内部结构如图3的虚线框内所示,主要包括:
DDR1内存条阵列控制模块:该模块通过可编程逻辑器件FPGA的管脚与DDR1内存条阵列模块相连接;连接方式为:DDR1内存条阵列中的4根内存条共用数据总线,地址总线和控制总线,并均连接到FPGA的管脚上;但是片选信号不共用,每根内存条具有单独的片选控制信号并各自连接到FPGA的管脚上;DDR1内存条阵列控制模块主要负责4根内存条的切换操作以及协同操作等控制;同时还通过可编程逻辑器件FPGA内部电路与百兆网络控制模块相连,当计算机发出备份命令的时候,通过DDR1内存条阵列控制模块与百兆网络控制模块相连接以实现数据从DDR1内存条阵列模块到远程计算机主机的备份。
百兆网络控制模块:该模块通过可编程逻辑器件FPGA的管脚与百兆网络模块相连接;百兆网络控制模块主要是接收计算机传送过来的网络控制命令,并负责备份图像数据等操作;与此同时该模块通过可编程逻辑器件FPGA内部电路与可编程逻辑器件FPGA内部的DDR1内存条阵列控制模块相连,负责将解析的命令传输到DDR1内存条阵列控制模块以控制DDR1内存条阵列模块中各内存条阵列实现与命令相对应的功能操作;最后该模块还通过可编程逻辑器件FPGA内部电路与可编程器件FPGA内部的图像接口模块相连,当从计算机主机接收到记录命令时,百兆网络控制模块通知图像接口模块开始进行图像数据采集。
图像接口模块:该模块通过可编程逻辑器件FPGA的管脚与高速相机接口模块相连接以负责接收高速图像数据,同时通过可编程逻辑器件FPGA内部电路与可编程逻辑器件FPGA内部的DDR1内存条阵列控制模块相连以负责将接受的图像数据送入DDR1内存条阵列控制模块中,从而实现图像数据的读写通道。
该记录装置的数据传送关系如下:高速图像数据通过高速相机接口进入可编程逻辑器件FPGA内部的图像接口模块并在该模块内部实现数据缓存,并通过DDR1内存条阵列控制模块与DDR1内存条阵列的写通道相连接;与此同时,内存条读通道通过DDR1内存条阵列控制模块与百兆网络控制模块相连接以实现数据从DDR1内存条阵列模块到远程计算机主机的备份。
装置中可编程逻辑器件FPGA选择Xilinx公司的VirtexIIpro(封装为ff1152);由4个DDR1内存条组成的内存条阵列模块中内存条选择的是Kingston公司的DDR1内存条,型号为DVR400X64C3A;百兆网络模块选择WIZnet公司的IIM7010A模块;高速相机接口模块为Camerlink相机接口。可编程逻辑器件FPGA的管脚连接IIM7010A的地址总线,数据总线和控制总线;可编程逻辑器件FPGA的管脚连接高速相机接口模块送过来的图像数据总线以及相应的行同步信号,帧同步信号,象素时钟信号。
Claims (4)
1、一种基于内存条阵列的高速图像记录装置,特征在于:包括:
可编程逻辑器件FPGA:为该装置的控制核心,其负责接收外部的控制命令和高速图像数据,并记录到DDR1内存条阵列模块中或者将DDR1内存条阵列模块中的数据通过百兆网络模块传输到计算机主机端;
百兆网络模块:用于计算机主机与可编程逻辑器件FPGA的通信;
DDR1内存条阵列模块:采用N个DDR1内存条组成内存条阵列模块,作为高速图像的存储介质;
高速相机接口模块:用于接受外部高速图像数据并送往可编程逻辑器件FPGA中进行处理。
2、根据权利要求1所述的一种基于内存条阵列的高速图像记录装置,其特征在于:所述的DDR1内存条阵列模块中所包含的DDR1内存条的个数N可以为1-10个。
3、根据权利要求1所述的一种基于内存条阵列的高速图像记录装置,其特征在于:所述的可编程逻辑器件FPGA内部又包括:
DDR1内存条阵列控制模块:该模块通过可编程逻辑器件FPGA的管脚与DDR1内存条阵列模块相连接,同时还通过可编程逻辑器件FPGA内部电路与百兆网络控制模块相连;
百兆网络控制模块:该模块通过可编程逻辑器件FPGA的管脚与百兆网络模块相连接,同时该模块通过可编程逻辑器件FPGA内部电路与可编程逻辑器件FPGA内部的DDR1内存条阵列控制模块相连,最后该模块还通过可编程逻辑器件FPGA内部电路与可编程器件FPGA内部的图像接口模块相连;
图像接口模块:该模块通过可编程逻辑器件FPGA的管脚与高速相机接口模块相连接,负责接收高速图像数据,同时通过可编程逻辑器件FPGA内部电路与可编程逻辑器件FPGA内部的DDR1内存条阵列控制模块相连。
4、根据权利要求3所述的可编程逻辑器件FPGA内部模块中的DDR1内存条阵列控制模块,其特征在于:DDR1内存条阵列控制模块通过可编程逻辑器件FPGA的管脚与DDR1内存条阵列模块相连的连接方式为:DDR1内存条阵列中的所有内存条共用数据总线,地址总线和控制总线,并均连接到FPGA的管脚上;但是片选信号不共用,每根内存条具有单独的片选控制信号并各自连接到FPGA的管脚上。
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