CN1967872A - 半导体装置及其制造方法 - Google Patents

半导体装置及其制造方法 Download PDF

Info

Publication number
CN1967872A
CN1967872A CNA2006101356343A CN200610135634A CN1967872A CN 1967872 A CN1967872 A CN 1967872A CN A2006101356343 A CNA2006101356343 A CN A2006101356343A CN 200610135634 A CN200610135634 A CN 200610135634A CN 1967872 A CN1967872 A CN 1967872A
Authority
CN
China
Prior art keywords
dielectric film
grid
area
film
source
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CNA2006101356343A
Other languages
English (en)
Inventor
小川久
内藤康志
工藤千秋
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Holdings Corp
Original Assignee
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Matsushita Electric Industrial Co Ltd filed Critical Matsushita Electric Industrial Co Ltd
Publication of CN1967872A publication Critical patent/CN1967872A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823807—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823864—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate sidewall spacers, e.g. double spacers, particular spacer material or shape

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

本发明提供一种具有被FUSI化了的栅电极的半导体装置，可以有效地形成应力膜，可以提高半导体装置的电气特性。半导体装置具备：形成于半导体基板(1)上的具有被镍完全硅化物化了的完全硅化物栅电极(24A)的n型MIS晶体管(100A)、具有被镍完全硅化物化了的完全硅化物栅电极(24B)的p型MIS晶体管(100B)。在半导体基板(1)上，以至少将完全硅化物栅电极(24B)覆盖的方式形成有作为使该半导体基板(1)的完全硅化物栅电极(24A)的下侧部分的沟道区域产生应力应变的应力膜的第二基底绝缘膜(17)。

Description

半导体装置及其制造方法
技术领域
本发明涉及半导体装置及其制造方法，特别涉及具有具备完全硅化物化(Fully Silicided：FUSI)构造的栅电极的半导体装置及其制造方法。
背景技术
近年来，在不断实现微细化的CMIS(complementary metal-insulator-semiconductor)设备中，出于防止栅电极的耗尽化的目的，正在积极地进行将栅电极金属化了的金属栅电极的研究。其中，提出过将由多晶硅制成的栅电极完全地硅化物(FUSI)化的作为硅化物电极的FUSI栅电极。
以下，将在参照图12(a)～图12(c)的同时，对第一以往例的半导体装置及其制造方法进行说明(参照非专利文献1)。如图12(a)所示，半导体基板101被元件分离区域102划分为形成有n型MIS晶体管的NMIS区域A和形成有p型MIS晶体管的PMIS区域B。
首先，在半导体基板101上的NMIS区域A及PMIS区域B中，分别依次形成图案化的栅极绝缘膜103A、103B及由多晶硅制成的栅极形成用硅膜104A、104B，将被图案化了的栅极形成用硅膜104A、104B分别作为掩模，在半导体基板101上分别形成n型扩张区域105A、P型扩张区域105B。其后，在包括各栅极绝缘膜103A、103B的各栅极形成用硅膜104A、104B的两个侧面上，分别形成绝缘性的侧壁106。接下来，在半导体基板101上，以各栅极形成用硅膜104A、104B及各侧壁106作为掩模，分别形成n型源漏区域107A、p型源漏区域107B。其后，将半导体基板101的露出的n型源漏区域107A及p型源漏区域107B的上部分别利用镍等进行硅化物化，分别形成硅化物膜107a、107b。其后，在半导体基板101的全面，以覆盖各栅极形成用硅膜104A、104B及各侧壁106的方式沉积了绝缘性的蚀刻阻止膜108和层间绝缘膜109后，研磨所沉积的层间绝缘膜109的上部，将各栅极形成用硅膜104A、104B露出。
然后，如图12(b)所示，形成覆盖层间绝缘膜109的NMIS的光刻胶图案110，其后，将PMIS区域B的栅极形成用硅膜104B的上部利用蚀刻去除。
然后，如图12(c)所示，将光刻胶图案110去除后，将各栅极形成用硅膜104A、104B利用镍分别完全硅化物化，在NMIS区域A形成硅化物栅电极114A，在PMIS区域B形成硅化物栅电极114B。在第一以往例中，由于PMIS区域中的硅化物栅电极114B与NMIS区域A的硅化物栅电极114A相比，减少了多晶硅的与镍的反应量，因此镍的组成比提高。
另一方面，作为第二以往例，出于提高MIS晶体管的驱动力的目的，提出了以下的构成，即，通过用具有很大的应力的绝缘膜来覆盖晶体管，对位于半导体基板的栅电极的下侧的沟道区域赋予应力应变。例如，在非专利文献2中，记载有如下的方法，即，通过将n型MIS晶体管用具有拉伸应力的硅氮化膜覆盖，将p型MIS晶体管用具有压缩应力的硅氮化膜覆盖，对各沟道区域赋予应力应变，提高晶体管的特性。而且，非专利文献2的栅电极并未被完全硅化物化。
以下，在本申请说明书中，将此种对晶体管的沟道区域赋予应力应变的绝缘膜称作应力(stressor)膜。
[非专利文献1]IEDM Tech.Dig.2004，pp.95-98
[非专利文献2]IEDM Tech.Dig.2004，pp.213-216
但是，所述第一以往例中的半导体装置的制造方法有如下的问题，即，在形成被FUSI化了的硅化物栅电极114A、114B时，在形成了栅极形成用硅膜104A、104B后，由于是在将该栅极形成用硅膜104A、104B的上面露出的状态下硅化物化，因此无法像第二以往例那样，用应力膜将硅化物栅电极114A、114B覆盖。
发明内容
鉴于所述情况，本发明的目的在于，在具有被FUSI化了的栅电极的半导体装置中，也可以有效地形成应力膜，可以提高半导体装置的电气特性。
为了达成所述的目的，本发明的半导体装置及其制造方法采用在将晶体管的栅电极FUSI化后将晶体管的整体用应力膜覆盖的构成。
具体来说，本发明的半导体装置以具备了形成于半导体区域的第一区域中的第一导电型的第一MIS晶体管的半导体装置为对象，其特征为，第一MIS晶体管具有：形成于第一区域上的第一栅极绝缘膜；形成于第一绝缘膜上而被利用金属完全硅化物化了的第一栅电极；形成于第一区域的第一栅电极的侧方的第一源漏区域；以覆盖第一栅电极及第一源漏区域的方式形成而使第一区域的第一栅电极的下侧部分产生应力应变的绝缘膜。
根据本发明的半导体装置，由于在半导体区域的第一区域上，具备以覆盖第一栅电极及第一源漏区域的方式形成而使第一区域的第一栅电极的下侧部分产生应力应变的绝缘膜(即应力膜)，因此就可以使第一晶体管的第一栅电极的下侧部分，即沟道区域可靠地产生应力应变。其结果为，可以提高第一晶体管的电气特性。
本发明的半导体装置还具备形成于半导体区域的第二区域中的第二导电型的第二MIS晶体管，第二MIS晶体管最好具有：形成于第二区域上的第二栅极绝缘膜；形成于第二绝缘膜上而被利用金属完全硅化物化了的第二栅电极；形成于第二区域的第二栅电极的侧方的第二源漏区域；以至少覆盖第二源漏区域的方式形成的绝缘膜。这样设置的话，就可以实现互补型MIS(CMIS)晶体管。
本发明的半导体装置中，最好第一导电型为n型，并且第二导电型为p型，应力应变为拉伸应力应变。
在本发明的半导体装置具备第二MIS晶体管的情况下，第一栅电极及第二栅电极相互间的硅化物组成也可以相同。
该情况下，第一栅极绝缘膜及第二栅极绝缘膜优选以硅、氧及氮为主成分的栅极绝缘膜。
在本发明的半导体装置具备第二MIS晶体管的情况下，最好第一栅电极及第二栅电极相互间的硅化物组成不同，并且第一栅极绝缘膜及第二栅极绝缘膜为由强电介质制成的栅极绝缘膜。
在本发明的半导体装置具备第二MIS晶体管的情况下，绝缘膜也可以将第二栅电极上也覆盖。
在本发明的半导体装置具备第二MIS晶体管的情况下，最好绝缘膜具有第一绝缘膜和第二绝缘膜，在第一栅电极及第二栅电极之上，仅形成有绝缘膜当中的第二绝缘膜，在第一源漏区域及第二源漏区域之上，依次形成有第一绝缘膜及第二绝缘膜。
在本发明的半导体装置具备第二MIS晶体管的情况下，最好还具备：形成于第一栅电极的侧面上的第一侧壁、形成于第二栅电极的侧面上的第二侧壁，绝缘膜具有第一绝缘膜和第二绝缘膜，在第一栅电极及第二栅电极之上，仅形成有绝缘膜当中的第二绝缘膜，在第一源漏区域及第二源漏区域之上，仅形成有绝缘膜当中的第二绝缘膜，在第一侧壁及第二侧壁的侧面上，依次形成有第一绝缘膜及第二绝缘膜。
在本发明的半导体装置具备第二MIS晶体管的情况下，最好在第二栅电极之上不形成绝缘膜。
在本发明的半导体装置具备第二MIS晶体管的情况下，最好绝缘膜具有第一绝缘膜和第二绝缘膜，在第一栅电极之上，仅形成有绝缘膜当中的第二绝缘膜，在第一源漏区域之上，依次形成有第一绝缘膜及第二绝缘膜，在第二源漏区域之上，仅形成有绝缘膜当中的第一绝缘膜。
在本发明的半导体装置具备第二MIS晶体管的情况下，最好绝缘膜具有第一绝缘膜、与第一绝缘膜相比膜厚更薄的第二绝缘膜，在第一栅电极之上及第一源漏区域之上，仅形成有绝缘膜当中的第一绝缘膜，在第二源漏区域之上，仅形成有绝缘膜当中的第二绝缘膜。
在本发明的半导体装置具备第二MIS晶体管的情况下，最好还具备：形成于第一栅电极的侧面上的第一侧壁、形成于第二栅电极的侧面上的第二侧壁，绝缘膜具有第一绝缘膜、与第一绝缘膜相比膜厚更薄的第二绝缘膜，在第一栅电极之上及第一源漏区域之上，仅形成有绝缘膜当中的第一绝缘膜，在第一侧壁的侧面上，依次形成有第二绝缘膜及第一绝缘膜，在第二源漏区域之上及第二侧壁的侧面上，仅形成有绝缘膜当中的第二绝缘膜。
在本发明的半导体装置具备第二MIS晶体管的情况下，最好在第二源漏区域之上夹隔绝缘膜地形成有层间绝缘膜，在第一源漏区域之上不形成层间绝缘膜。
在本发明的半导体装置中，最好绝缘膜具有第一绝缘膜和第二绝缘膜，在第一栅电极之上，仅形成有绝缘膜当中的第二绝缘膜，在第一源漏区域之上，依次形成有第一绝缘膜及第二绝缘膜。
本发明的半导体装置的制造方法的特征为，具备：在半导体区域的第一区域上形成第一栅极绝缘膜的工序(a)；在第一栅极绝缘膜上形成具有栅极图案的第一栅极形成用硅膜的工序(b)；在第一区域的第一栅极形成用硅膜的侧方形成第一导电型的第一源漏区域的工序(c)；在工序(c)之后，通过在第一栅极形成用硅膜之上沉积第一金属膜并进行热处理，形成将第一栅极形成用硅膜利用第一金属膜完全硅化物化了的第一栅电极的工序(d)；在第一栅电极及第一源漏区域上形成使第一区域产生应力应变的绝缘膜的工序(e)。
根据本发明的半导体装置的制造方法，由于在将具有栅极图案的第一栅极形成用硅膜完全硅化物化而形成了第一栅电极后，在第一栅电极及第一源漏区域上，形成在半导体区域的第一区域上使该第一区域产生应力应变的绝缘膜(即应力膜)，因此可以使第一晶体管的第一栅电极的下侧部分，即沟道区域可靠地产生应力应变。其结果为，可以提高第一晶体管的电气特性。
在本发明的半导体装置的制造方法中，最好在工序(a)中，在半导体区域的第二区域上形成第二栅极绝缘膜，在工序(b)中，在第二栅极绝缘膜上形成具有栅极图案的第二栅极形成用硅膜，工序(c)包括在第二区域的第二栅极形成用硅膜的侧方形成第二导电型的第二源漏区域的工序，在工序(d)中，通过在第二栅极形成用硅膜之上沉积第一金属膜并进行热处理，形成将第二栅极形成用硅膜利用第一金属膜完全硅化物了的第二栅电极。
本发明的半导体装置的制造方法在第二区域上形成第二栅极绝缘膜的情况下，最好在工序(c)和工序(d)之间，还具备：在第一区域及第二区域之上形成使第一区域产生应力应变的第一绝缘膜的工序(f)；将第一栅极形成用硅膜及第二栅极形成用硅膜之上的第一绝缘膜去除的工序(g)，在工序(e)中，以覆盖第一栅电极、第二栅电极、第一源漏区域及第二源漏区域的方式，形成成为绝缘膜的第二绝缘膜。这样设置的话，即使为了将第一及第二栅电极完全硅化物化，将第一绝缘膜的各栅极形成用硅膜的上侧部分去除，由于以覆盖第一栅电极、第二栅电极、第一源漏区域及第二源漏区域的方式，形成成为绝缘膜的第二绝缘膜，因此可以使第一晶体管的第一栅电极的下侧部分，即沟道区域可靠地产生应力应变。
本发明的半导体装置的制造方法在第二区域上形成第二栅极绝缘膜的情况下，最好在工序(c)和工序(d)之间，具备：在第一区域及第二区域之上形成使第一区域产生应力应变的第一绝缘膜的工序(f)；将第一栅极形成用硅膜及第二栅极形成用硅膜之上的第一绝缘膜去除的工序(g)，在工序(d)和工序(e)之间，具备将第一区域及第二区域之上的第一绝缘膜去除的工序(h)，在工序(e)中，以覆盖第一栅电极、第二栅电极、第一源漏区域及第二源漏区域的方式，形成成为绝缘膜的第二绝缘膜。
本发明的半导体装置的制造方法在第二区域上形成第二栅极绝缘膜的情况下，也可以在工序(b)和工序(c)之间，具备：在第一栅极形成用硅膜及第二栅极形成用硅膜的侧面上，形成第一侧壁及第二侧壁的工序(f)，在工序(c)和工序(d)之间，具备：在第一区域及第二区域之上形成使第一区域产生应力应变的第一绝缘膜的工序(g)；将第一栅极形成用硅膜及第二栅极形成用硅膜之上的第一绝缘膜去除的工序(h)，在工序(d)和工序(e)之间，具备将第一源漏区域及第二源漏区域之上的第一绝缘膜去除而在第一侧壁及第二侧壁的侧面上残留第一绝缘膜的工序(i)，在工序(e)中，以覆盖第一栅电极、第二栅电极、第一源漏区域及第二源漏区域的方式，形成成为绝缘膜的第二绝缘膜。
本发明的半导体装置的制造方法在第二区域上形成第二栅极绝缘膜的情况下，最好在工序(c)和工序(d)之间，具备：在第一区域及第二区域之上形成了使第一区域产生应力应变的第一绝缘膜后，在第一绝缘膜上形成层间绝缘膜的工序(f)；将第一栅极形成用硅膜及第二栅极形成用硅膜之上的第一绝缘膜及层间绝缘膜去除的工序(g)；在工序(g)之后，将第一区域之上的层间绝缘膜去除的工序(h)，在工序(e)中，在第一区域及第二区域之上形成了第二绝缘膜后，通过将形成于第二区域之上的第二绝缘膜去除，形成由第二绝缘膜构成的绝缘膜。这样设置的话，就可以减少在形成于半导体区域的第二区域中的第二晶体管的第二栅电极的下侧部分，即第二晶体管的沟道区域中产生的应力应变。
本发明的半导体装置的制造方法在第二区域上形成第二栅极绝缘膜的情况下，也可以在工序(c)和工序(d)之间，具备：在第一区域及第二区域之上形成了使第一区域产生应力应变的第一绝缘膜后，在第一绝缘膜上形成层间绝缘膜的工序(f)；将第一栅极形成用硅膜及第二栅极形成用硅膜之上的第一绝缘膜及层间绝缘膜去除的工序(g)；在工序(g)之后，将第一区域之上的层间绝缘膜及第一绝缘膜去除的工序(h)，在工序(e)中，在第一区域及第二区域之上形成了第二绝缘膜后，通过将形成于第二区域之上的第二绝缘膜去除，形成由第二绝缘膜构成的绝缘膜。
本发明的半导体装置的制造方法在第二区域上形成第二栅极绝缘膜的情况下，也可以在工序(b)和工序(c)之间，具备：在第一栅极形成用硅膜及第二栅极形成用硅膜的侧面上，形成第一侧壁及第二侧壁的工序(f)，在工序(c)和工序(d)之间，具备：在第一区域及第二区域之上形成了使第一区域产生应力应变的第一绝缘膜后，在第一绝缘膜上形成层间绝缘膜的工序(g)；将第一栅极形成用硅膜及第二栅极形成用硅膜之上的第一绝缘膜及层间绝缘膜去除的工序(h)；在工序(h)之后，将第一区域之上的层间绝缘膜去除的工序(i)；在工序(i)之后，将第一源漏区域之上的第一绝缘膜去除，在第一侧壁的侧面上残留第一绝缘膜的工序(i)，在工序(e)中，在第一区域及第二区域之上形成了第二绝缘膜后，通过将形成于第二区域之上的第二绝缘膜去除，而形成由第二绝缘膜构成的绝缘膜。
根据本发明的半导体装置及其制造方法，由于即使在具有被FUSI化了的栅电极的半导体装置中，也可以有效地形成应力膜，因此可以提高半导体装置的电气特性，例如电流驱动能力。
附图说明
图1是表示本发明的实施方式1的半导体装置的剖面图。
图2(a)～(d)是表示本发明的实施方式1的半导体装置的制造方法的工序顺序的剖面图。
图3(a)～(d)是表示本发明的实施方式1的半导体装置的制造方法的工序顺序的剖面图。
图4(a)～(c)是表示本发明的实施方式1的变形例1的半导体装置的制造方法的要部的工序顺序的剖面图。
图5(a)～(c)是表示本发明的实施方式1的变形例2的半导体装置的制造方法的要部的工序顺序的剖面图。
图6(a)～(d)是表示本发明的实施方式1的变形例3的半导体装置的制造方法的要部的工序顺序的剖面图。
图7是表示本发明的实施方式2的半导体装置的剖面图。
图8(a)～(d)是表示本发明的实施方式2的半导体装置的制造方法的要部的工序顺序的剖面图。
图9(a)及(b)是表示本发明的实施方式2的半导体装置的制造方法的要部的工序顺序的剖面图。
图1 0(a)～(d)是表示本发明的实施方式2的变形例1的半导体装置的制造方法的要部的工序顺序的剖面图。
图1 1(a)～(d)是表示本发明的实施方式2的变形例2的半导体装置的制造方法的要部的工序顺序的剖面图。
图12(a)～(c)是表示以往的半导体装置的制造方法的要部的工序顺序的剖面图。
其中，Rn n型MIS晶体管形成区域，Rp p型MIS晶体管形成区域，1 半导体基板，2 元件分离区域，3A 栅极绝缘膜，3B 栅极绝缘膜，4A 栅极形成用硅膜，4B 栅极形成用硅膜，5A 栅上保护绝缘膜(第一保护膜)，5B 栅上保护绝缘膜(第二保护膜)，6A n型栅形成部，6B p型栅形成部，7A n型扩张区域，7B p型扩张区域，8A 第一侧壁，8B 第一侧壁，9A 第二侧壁，9B 第二侧壁，10A n型源漏区域，10a 硅化物膜，10B p型源漏区域，10b 硅化物膜，12 第一基底绝缘膜(第一绝缘膜)，13 第一层间绝缘膜，14 第二层间绝缘膜，14a 接触孔，14b 接触孔，16A 接触塞，16B 接触塞，17 第二基底绝缘膜(第二绝缘膜)，17A 第二基底绝缘膜(第二绝缘膜)，23A 栅极绝缘膜(high-k膜)，23B 栅极绝缘膜(high-k膜)，24A 完全硅化物栅电极(第一栅电极)，24B 完全硅化物栅电极(第二栅电极)，24C 完全硅化物栅电极(第二栅电极)，100A n型MIS晶体管，100B p型MIS晶体管
具体实施方式
(实施方式1)
在参照附图的同时对本发明的实施方式1进行说明。
图1表示了本发明的实施方式1的半导体装置的剖面构成。如图1所示，例如由硅(Si)制成的半导体基板1被由窄沟隔离(STI)形成的元件分离区域2，划分为n型MIS晶体管形成区域Rn和p型MIS晶体管形成区域Rp。
形成于n型MIS晶体管形成区或Rn中的n型MIS晶体管100A由：形成于半导体基板1的p型沟区域(未图示)上的例如由氧氮化硅(SiON)制成的栅极绝缘膜3A、形成于该栅极绝缘膜3A之上的由镍(Ni)FUSI化了的完全硅化物栅电极24A、形成于半导体基板1的上部的完全硅化物栅电极24A的两个侧方的n型扩张区域7A、与该n型扩张区域7A连接而形成于其外侧并且具有比n型扩张区域7A更深的接合的n型源漏区域10A构成。在n型源漏区域10A的上部形成有由镍硅化物制成的硅化物膜10a。
同样地，形成于p型MIS晶体管形成区域Rp中的p型MIS晶体管100B由：形成于半导体基板1的n型沟区域(未图示)上的由氧氮化硅制成的栅极绝缘膜3B、形成于该栅极绝缘膜3B之上的由镍FUSI化了的完全硅化物电极24B、形成于半导体基板1的上部的完全硅化物栅电极24B的两个侧方的p型扩张区域7B、与该p型扩张区域7B连接而形成于其外侧并且具有比p型扩张区域7B更深的接合的p型源漏区域10B构成。在p型源漏区域10B的上部形成有由镍硅化物制成的硅化物膜10a。
在各完全硅化物栅电极24A及24B的栅长度方向的两个侧面上，分别形成有夹设了例如由氧化硅制成的剖面L字形的第一侧壁8A及8B的由氮化物(Si3N4)制成的第二侧壁9A及9B。
在半导体基板1的主面上以及各第二侧壁9A及9B的外侧的侧面上，形成有由氮化硅(Si3N4)制成的第一基底绝缘膜12。另外，在第一基底绝缘膜12之上，遍布包括各完全硅化物栅电极24A及24B以及各第二侧壁9A及9B的各自露出的上面的全面，形成有由氮化硅制成的第二基底绝缘膜17。这里，在各完全硅化物栅电极24A及24B之上，未形成第一基底绝缘膜12，仅形成有第二基底绝缘膜17。
在第二基底绝缘膜17之上，形成有由氧化硅制成的第二层间绝缘膜14，其上部被平坦化，该第二层间绝缘膜14的各源漏区域10A及10B的上侧部分，分别形成有与各源漏区域10A及10B的硅化物膜10a及10b连接的钛(Ti)和氮化钛(TiN)的叠层膜及由钨(W)制成的接触塞16A及16B。
作为实施方式1的特征，第一基底绝缘膜12作为具有拉伸应力的应力膜发挥作用，另外还作为在第二层间绝缘膜14上形成用于形成各接触塞16A及16B的各接触孔14a及14b时的蚀刻应力膜发挥作用。而且，本申请说明书中，所谓具有拉伸应力的应力膜是指，可以沿位于半导体基板1的各完全硅化物栅电极24A及24B的正下方的沟道区域的栅长度方向施加拉伸应力的膜。
另外，第二基底绝缘膜17与第一基底绝缘膜12相同，作为具有拉伸应力的应力膜及各接触孔14a及14b形成时的蚀刻阻止膜发挥作用，被形成于第一基底绝缘膜12之上，并且被以将各第二侧壁9A及9B的上面以及各完全硅化物栅电极24A及24B的上面都不间断地全面地覆盖的方式形成。由此，第二基底绝缘膜17与未将各完全硅化物栅电极24A及24B的上面覆盖而被不连续地形成的第一基底绝缘膜12相比，可以可靠地向各沟道区域施加拉伸应力。其结果是，特别是对于n型MIS晶体管100A，利用施加于该n型MIS晶体管100A的沟道区域上的拉伸应力，其电流驱动能力提高。
以下，将在参照附图的同时对被如前所述地构成的半导体装置的制造方法进行说明。
图2(a)～图2(d)及图3(a)～图3(d)表示了本发明的实施方式1的半导体装置的制造方法的工序顺序的剖面构成。
首先，如图2(a)所示，在由硅制成的半导体基板1之上，利用通常的元件分离形成法，形成由窄沟隔离(STI)构成的元件分离区域2。这样，就将半导体基板1划分为成为n型MIS晶体管的活性区域的n型MIS晶体管形成区域Rn和成为p型MIS晶体管的活性区域的p型MIS晶体管形成区域Rp。接下来，向半导体基板1的n型MIS晶体管形成区域Rn中注入p型杂质，形成p型沟区域(未图示)。接下来，向半导体基板1的p型MIS晶体管形成区域Rp中注入n型杂质，形成n型沟区域(未图示)。而且，可以不管p型沟区域和n型沟区域的形成顺序。
接下来，在半导体基板1之上，依次形成成为栅极绝缘膜的厚度为2nm的氧氮化硅膜、成为栅极形成用硅膜的厚度为100nm的多晶硅膜及成为保护该多晶硅膜的保护绝缘膜的氧化硅膜。而且，成为栅极绝缘膜的氧氮化硅膜既可以在利用热氧化法形成了氧化硅膜后，通过利用等离子体氮化法向所形成的氧化硅膜中导入氮来形成，另外也可以通过对半导体基板1进行氧化氮化处理来形成。接下来，通过利用光刻法及各向异性的干式蚀刻法，依次蚀刻氧化硅膜、多晶硅膜及氧氮化硅膜，由氧氮化硅膜形成栅极绝缘膜3A及3B，由多晶硅膜形成栅极形成用硅膜4A及4B，另外由氧化硅膜形成保护各栅极形成用硅膜4A及4B的栅上保护绝缘膜5A及5B。这里，对于氧化硅膜及氧氮化硅膜，使用以氟碳为主成分的蚀刻气体，对于多晶硅膜，使用以氯或溴化氢为主成分的蚀刻气体。这样，在半导体基板1上的n型MIS晶体管形成区域Rn中，可以形成由栅极绝缘膜3A、栅极形成用硅膜4A及栅上保护绝缘膜5A构成的n型栅形成部6A。与此同时，在半导体基板1的p型MIS晶体管形成区域Rp中，可以形成由栅极绝缘膜3B、栅极形成用硅膜4B及栅上保护绝缘膜5B构成的p型栅形成部6B。
接下来，通过向半导体基板1的n型MIS晶体管形成区域Rn中，以n型栅形成部6A作为掩模而离子注入n型杂质，在半导体基板1的n型栅形成部6A的两个侧方形成n型扩张区域7A。另外，其后，也可以通过以n型栅形成部6A作为掩模，向半导体基板1的n型MIS晶体管形成区域Rn中离子注入p型杂质，在各n型扩张区域7A的下侧形成p型袋区域(未图示)。而且，形成n型扩张区域7A时的离子注入条件例如设为，使用砷离子，将注入能量设为3keV，将注入剂量设为1×1015/cm2。另外，形成p型袋区域时的离子注入条件例如设为，使用硼离子，将注入能量设为10keV，将注入剂量设为1×1013/cm2。
接下来，通过向半导体基板1的p型MIS晶体管形成区域Rp中，以p型栅形成部6B作为掩模而离子注入p型杂质，在半导体基板1的p型栅形成部6B的两个侧方形成p型扩张区域7B。另外，其后，也可以通过以p型栅形成部6B作为掩模，向半导体基板1的p型MIS晶体管形成区域Rp中离子注入n型杂质，在各p型扩张区域7B的下侧形成n型袋区域(未图示)。而且，形成p型扩张区域7B时的离子注入条件例如设为，使用硼离子，将注入能量设为0.5keV，将注入剂量设为1×1014/cm2。另外，形成n型袋区域时的离子注入条件例如设为，使用砷离子，将注入能量设为30keV，将注入剂量设为1×1013/cm2。另外，n型扩张区域7A、p型袋区域、p型扩张区域7B及n型袋区域的形成顺序并不限定于此。
然后，如图2(b)所示，例如利用CVD法，在半导体基板1上遍及包括各栅形成部6A及6B的全面，依次形成由厚度10nm的氧化硅构成的第一绝缘膜、由厚度60nm的氮化硅构成的第二绝缘膜。其后，通过将第二绝缘膜及第一绝缘膜各向异性地依次回蚀(etchback)，在n型栅形成部6A及p型栅形成部6B的各侧面上，形成由第一绝缘膜构成而截面为L字形的第一侧壁8A及8B，以及在该第一侧壁8A及8B上形成由第二绝缘膜构成的第二侧壁9A及9B。而且，第一侧壁8A及8B并不一定需要设置。
接下来，通过向半导体基板1的n型MIS晶体管形成区域Rn中，以n型栅形成部6A以及各侧壁8A及9A作为掩模，在注入能量为10keV，并且注入剂量为1×1 015/cm2的注入条件下，离子注入作为n型杂质的砷离子，在半导体基板1的各侧壁8A及9A的两个侧方形成与n型扩张区域7A连接的n型源漏区域10A。
接下来，通过向半导体基板1的p型MIS晶体管形成区域Rp中，以p型栅形成部6B以及各侧壁8B及9B作为掩模，在注入能量为2keV，并且注入剂量为1×1015/cm2的注入条件下，离子注入作为p型杂质的硼离子，在半导体基板1的各侧壁8B及9B的两个侧方形成与p型扩张区域7B连接的p型源漏区域10B。
然后，如图2(c)所示，例如利用溅射法，在半导体基板1上的全面，形成由厚度10nm的镍(Ni)构成的金属膜。接下来，对形成了金属膜的半导体基板1在温度为500℃的氮气气氛下进行20秒左右的热处理，通过使金属膜和与之接触的硅相互反应，在n型源漏区域10A及p型源·漏区域10B的上部，分别选择性地形成硅化物膜10a及10b。其后，将未与硅反应而残留的金属膜例如利用硫酸与过氧化氢水的混合溶液蚀刻去除。
然后，如图2(d)所示，利用等离子体CVD法，在包括半导体基板1上的n型栅形成部6A以及各侧壁8A及9A和p型栅形成部6B以及各侧壁8B及9B的全面上，形成由拉伸应力为2GPa而厚度为10nm的氮化硅构成的第一基底绝缘膜12。其后，利用CVD法，在第一基底绝缘膜12之上，形成由添加了磷(P)的氧化硅膜(PSG膜)构成的厚度为500nm的第一层间绝缘膜13。而且，在实施方式1中，第一基底绝缘膜12是具有拉伸应力的应力膜，并且在后面工序中形成的第二层间绝缘膜14上形成接触孔时成为蚀刻阻止膜。
然后，如图3(a)所示，通过利用化学机械研磨(CMP)法，研磨去除第一层间绝缘膜13及第二基底绝缘膜12，直至相对于所形成的第一层间绝缘膜13，栅上保护绝缘膜5A及5B露出，从而将第一层间绝缘膜13及从该第一层间绝缘膜13中露出的第一基底绝缘膜12及栅上保护绝缘膜5A及5B的上面平坦化。
然后，如图3(b)所示，通过将由氧化硅构成的各栅上保护绝缘膜5A及5B以及第一层间绝缘膜13利用例如使用了氢氟酸(HF)溶液的湿式蚀刻来蚀刻，而将各栅极形成用硅膜4A及4B露出，并且将第一层间绝缘膜13去除。这里，在第一层间绝缘膜13中，由于使用与栅上保护绝缘膜5A及5B相比蚀刻速率更高的绝缘膜，例如PSG膜，因此即使第一层间绝缘膜13的膜厚大于各栅上保护绝缘膜5A及5B的膜厚，也可以容易地去除。
然后，例如利用溅射法，在半导体基板1的全面上，形成由厚度为10nm的镍构成的金属膜(未图示)。接下来，对形成了金属膜的半导体基板1，例如在温度为400℃的氮气气氛下进行热处理，通过使各栅极形成用硅膜4A及4B的多晶硅与和该多晶硅接触的金属相互反应，将各栅极形成用硅膜4A及4B分别完全硅化物(FUSI)化，形成由镍硅化物构成的完全硅化物栅电极24A及24B。其后，通过将未反应而残留的金属膜例如利用硫酸与过氧化氢水的混合溶液蚀刻而去除，即得到图3(c)所示的构造。
然后，如图3(d)所示，例如利用等离子体CVD法，在半导体基板1上，并在包括第一基底绝缘膜12及从该第一基底绝缘膜12中露出的各完全硅化物栅电极24A及24B以及第二侧壁9A及9B的上面的全面上，形成由拉伸应力为2GPa而厚度为10nm的氮化硅构成的第二基底绝缘膜17。接下来，利用CVD法，在第二基底绝缘膜17的全面上，形成由厚度为500nm而未添加杂质的氧化硅(non-doped silicate glass：NSG)膜构成的第二层间绝缘膜14。其后，利用CMP法，研磨所形成的第二层间绝缘膜14的上面而将其平坦化。接下来，通过将第二层间绝缘膜14、第二基底绝缘膜17及第一基底绝缘膜12的n型MIS晶体管形成区域Rn的各n型源漏区域10A及p型MIS晶体管形成区域Rp的各p型源漏区域10B的上侧部分依次蚀刻，分别形成到达形成于n型源漏区域10A的上部的硅化物膜10a的接触孔14a、到达形成于p型源漏区域10B的上部的硅化物膜10b的接触孔14b。此时，在将第二基底绝缘膜17作为蚀刻阻止膜来蚀刻第二层间绝缘膜14而形成了贯穿第二层间绝缘膜14的接触孔后，通过将从该接触孔中露出的第二基底绝缘膜17及第一基底绝缘膜12依次蚀刻，形成接触孔14a及14b。其后，在包括所形成的接触孔14a及14b的第二层间绝缘膜14上，利用CVD法，形成由Ti/TiN及W构成的金属膜。接下来，通过利用CMP法，将所形成的金属膜的沉积于第二层间绝缘膜14上的部分研磨去除，在各接触孔14a及14b中分别形成接触塞16A及16B。接下来，在包括所形成的各接触塞16A及16B的第二层间绝缘膜14上，形成与该接触塞16A及16B连接的金属配线(未图示)。
如上说明所示，根据实施方式1的半导体装置的制造方法，将作为蚀刻阻止膜及具有拉伸应力的应力膜发挥作用的第二基底绝缘膜17，以在第一基底绝缘膜12之上，并且在各第二侧壁9A及9B的上面以及各完全硅化物栅电极24A及24B的上面连续地覆盖的方式形成。这样，由于第二基底绝缘膜17可以向n型MIS晶体管100A的沟道区域可靠地施加拉伸应力，因此n型MIS晶体管100A因所施加的拉伸应力而使电流驱动能力提高。
(实施方式1的变形例1)
以下，将在参照附图的同时，对本发明的实施方式1的变形例1进行说明。
图4(a)～图4(c)表示了本发明的实施方式1的变形例1的半导体装置的制造方法的要部的工序顺序的剖面构成。而且，在以下的各变形例中，对于与图2及图3所示的构成构件相同的构成构件使用相同的符号。
首先，如图4(a)所示，利用与实施方式1相同的制造方法，去除了第一层间绝缘膜13及各栅上保护绝缘膜5A及5B后，得到形成了完全硅化物栅电极24A及24B的构造。
然后，如图4(b)所示，例如利用以四氟化碳(CF4)等作为蚀刻气体的低蚀刻速率的各向同性干式蚀刻，去除第一基底绝缘膜12。
然后，如图4(c)所示，例如利用等离子体CVD法，在半导体基板1上，并在包括各硅化物膜10a及10b、各完全硅化物栅电极24A及24B以及各侧壁8A、8B、9A及9B的露出面的全面上，形成由拉伸应力为2GPa而厚度为20nm的氮化硅构成的第二基底绝缘膜17A。其后，与实施方式1相同，分别形成第二层间绝缘膜14以及与各源漏区域10A及10B的硅化物膜10a及10b连接的接触塞16A及16B。
像这样，即使采用变形例1的制造方法，也可以利用将半导体基板1上连续地覆盖的第二基底绝缘膜17A，获得与实施方式1相同的效果。
(实施方式1的变形例2)
以下，将在参照附图的同时，对本发明的实施方式1的变形例2进行说明。
图5(a)～图5(c)表示了本发明的实施方式1的变形例2的半导体装置的制造方法的要部的工序顺序的剖面构成。
首先，如图5(a)所示，利用与实施方式1相同的制造方法，去除了第一层间绝缘膜13及各栅上保护绝缘膜5A及5B后，得到形成了完全硅化物栅电极24A及24B的构造。
然后，如图5(b)所示，例如利用以CHF3等作为蚀刻气体的各向异性干式蚀刻，残留各第二侧壁9A及9B的两个侧面上部分地去除第一基底绝缘膜12。
然后，如图5(c)所示，例如利用等离子体CVD法，在包括半导体基板1上的各硅化物膜10a及10b的上面、各完全硅化物栅电极24A及24B的上面、第二侧壁9A及9B的上面及第一基底绝缘膜12的上面的全面上，形成由拉伸应力为2GPa而厚度为20nm的氮化硅构成的第二基底绝缘膜17A。其后，与实施方式1相同，分别形成第二层间绝缘膜14以及与各源漏区域10A及10B的硅化物膜10a及10b连接的接触塞16A及16B。
像这样，即使采用变形例2的制造方法，也可以利用将半导体基板1上连续地覆盖的第二基底绝缘膜17A，获得与实施方式1相同的效果。
(实施方式1的变形例3)
以下，将在参照附图的同时，对本发明的实施方式1的变形例3进行说明。
图6(a)～图6(d)表示了本发明的实施方式1的变形例3的半导体装置的制造方法的要部的工序顺序的剖面构成。
首先，如图6(a)所示，利用与实施方式1相同的制造方法，去除了第一层间绝缘膜13及各栅上保护绝缘膜5A及5B，得到露出了各栅极形成用硅膜4A及4B的构造。但是，本变形例中，取代由氧氮化硅构成的栅极绝缘膜3A及3B，使用由氧化铪(HfO2)或氮化铪硅酸盐(HfSiON)等的强电介质膜，即所谓的High-k膜构成的栅极绝缘膜23A及23B。而且，栅极绝缘膜23A及23B的厚度为2nm左右。另外，在栅极绝缘膜23A及23B与半导体基板1之间，也可以设置由厚度为1nm左右的氧化硅或氧氮化硅构成的基底层。
然后，如图6(b)所示，将p型MIS晶体管形成区域Rp的栅极形成用硅膜4B选择性地蚀刻而将其上部去除。例如，将栅极形成用硅膜4B的上部蚀刻60nm，将其厚度设为40nm。而且，n型MIS晶体管形成区域Rn的未被蚀刻的栅极形成用硅膜4A的厚度为100nm。
然后，例如利用溅射法，在半导体基板1上的全面，形成由厚度为60nm的镍构成的金属膜(未图示)。接下来，对形成了金属膜的半导体基板1，例如在温度为400℃的氮气气氛中进行热处理，通过使各栅极形成用硅膜4A及4B的多晶硅与和该多晶硅接触的金属相互反应，将各栅极形成用硅膜4A及4B分别完全硅化物(FUSI)化，形成由镍硅化物构成的完全硅化物栅电极24A及24C。此时，n型MIS晶体管形成区域Rn的完全硅化物栅电极24A的组成主要为NiSi。与之不同，p型MIS晶体管形成区域Rp的完全硅化物栅电极24C的组成主要为Ni3Si。其后，通过将因未反应而残留的金属膜例如利用硫酸和过氧化氢水的混合溶液蚀刻去除，即得到图6(c)所示的构造。
然后，如图6(d)所示，与实施方式1相同，分别形成第二基底绝缘膜17、第二层间绝缘膜14以及与各源漏区域10A及10B的硅化物膜10a及10b连接的接触塞16A及16B。
像这样，实施方式1的变形例3在栅极绝缘膜23A及23B中使用强电介质材料的情况下，由于使p型MIS晶体管100B的完全硅化物栅电极24C的金属组成高于n型MIS晶体管100A的完全硅化物栅电极24A的金属组成，因此可以将p型MIS晶体管100B的阈值电压设定为所需的值。
(实施方式2)
以下，将在参照附图的同时对本发明的实施方式2进行说明。
图7表示了本发明的实施方式2的半导体装置的剖面构成。图7中，因对与图1所示的构成构件相同的构成构件使用相同的构成构件，而将其说明省略。
如图7所示，实施方式2中，以仅在n型MIS晶体管形成区域Rn中将n型MIS晶体管100A覆盖的方式，选择性地形成连续地形成的第二基底绝缘膜17。另外，在p型MIS晶体管形成区域Rp中，残留有形成于第一基底绝缘膜12上的第一层间绝缘膜13。
像这样，选择性地形成于n型MIS晶体管形成区域Rn中的第二基底绝缘膜17与第一基底绝缘膜12相同，作为具有拉伸应力的应力膜及在形成接触孔14a时的蚀刻阻止膜发挥作用，被形成于第一基底绝缘膜12之上，并且被以将各第二侧壁9A及9B的上面以及完全硅化物栅电极24A的上面都不间断地全面地覆盖的方式形成。而且，第一基底绝缘膜12还作为形成接触孔14b时的蚀刻阻止膜发挥作用。由此，第二基底绝缘膜17与在n型MIS晶体管形成区域Rn中未将完全硅化物栅电极24A的上面覆盖而被不连续地形成的第一基底绝缘膜12相比，可以可靠地向沟道区域施加拉伸应力。其结果是，n型MIS晶体管100A利用施加于该n型MIS晶体管100A的沟道区域上的拉伸应力，使得其电流驱动能力提高。
此外，实施方式2中，由于仅在n型MIS晶体管形成区域Rn中选择性地形成第二基底绝缘膜17，因此对于p型MIS晶体管100B的沟道区域，不会被施加像n型MIS晶体管100A的沟道区域那样很强的拉伸应力应变，所以是理想的。
以下，将在参照附图的同时对被如前所述地构成的半导体装置的制造方法进行说明。
图8(a)～图8(d)、图9(a)及图9(b)表示了本发明的实施方式2的半导体装置的制造方法的要部的工序顺序的剖面构成。而且，图8及图9中，对于与图2及图3所示的实施方式1的构成构件相同的构成构件使用相同的符号。
首先，如图8(a)所示，利用与实施方式1相同的制造方法，将第一层间绝缘膜13的上面平坦化，从该第一层间绝缘膜13中露出各栅上保护绝缘膜5A及5B。
然后，如图8(b)所示，例如利用使用了氢氟酸溶液的湿式蚀刻，将各栅上保护绝缘膜5A及5B去除，得到露出各栅极形成用硅膜4A及4B的构造。此时，即使第一层间绝缘膜13的上部被蚀刻也没有问题。
然后，如图8(c)所示，利用光刻法，在第一层间绝缘膜1 3上，形成在n型MIS晶体管形成区域Rn中具有开口图案的第一光刻胶膜(未图示)。而且，第一光刻胶膜只要在n型MIS晶体管形成区域Rn的至少活性区域上具有开口图案即可。接下来，将所形成的第一光刻胶膜作为掩模，对第一层间绝缘膜13利用例如使用了氢氟酸溶液的湿式蚀刻进行蚀刻，使第一基底绝缘膜12中的n型MIS晶体管形成区域Rn的活性区域的上侧部分露出。其后，将第一光刻胶膜利用抛光等去除。而且，在实施方式2中，在第一层间绝缘膜13中，最好使用与第一侧壁8A相比蚀刻速率更高的绝缘膜，例如PSG膜等。这样，就可以抑制由在蚀刻第一层间绝缘膜13时产生的第一侧壁8A的蚀刻造成的后退。而且，这里，虽然在p型MIS晶体管形成区域Rp中残留有第一层间绝缘膜13，然而也可以像实施方式1那样，即使在p型MIS晶体管形成区域Rp中，也将第一层间绝缘膜13去除。但是，实施方式2中，由于在后面工序中，对于第一基底绝缘膜17，将其p型MIS晶体管形成区域Rp去除，因此作为针对第一基底绝缘膜17的蚀刻阻止膜，最好不残留第一层间绝缘膜13。
然后，例如利用溅射法，在半导体基板1上的全面，形成由厚度为100nm的镍构成的金属膜(未图示)。接下来，对形成了金属膜的半导体基板1，例如在温度为400℃的氮气气氛中进行热处理，通过使各栅极形成用硅膜4A及4B的多晶硅与和该多晶硅接触的金属相互反应，将各栅极形成用硅膜4A及4B分别完全硅化物(FUSI)化，形成由镍硅化物构成的完全硅化物栅电极24A及24C。其后，通过将因未反应而残留的金属膜例如利用硫酸和过氧化氢水的混合溶液蚀刻去除，即得到图8(c)所示的构造。
然后，如图9(a)所示，例如利用等离子体CVD法，在半导体基板1上，并在n型MIS晶体管形成区域Rn中包括第一基底绝缘膜12及从该第一基底绝缘膜12中露出的完全硅化物栅电极24A及第二侧壁9A的上面的全面上，另外，在p型MIS晶体管形成区域Rp中包括第一层间绝缘膜13及从该第一层间绝缘膜13中露出的第一基底绝缘膜12、完全硅化物栅电极24B及第二侧壁9B的上面的全面上，形成由拉伸应力为2GPa而厚度为10nm的氮化硅构成的第二基底绝缘膜17。接下来，利用光刻法，在所形成的第二基底绝缘膜17上，形成在p型MIS晶体管形成区域Rp中具有开口图案的第二光刻胶膜(未图示)。其后，将所形成的第二光刻胶膜作为掩模，将第二基底绝缘膜17的p型MIS晶体管形成区域Rp蚀刻去除。这样，就在n型MIS晶体管形成区域Rn中残留第二基底绝缘膜17。其后，将第二光刻胶膜利用抛光等去除。
然后，如图9(b)所示，利用CVD法，在n型MIS晶体管形成区域Rn中第二基底绝缘膜17上的全面，另外，在p型MIS晶体管形成区域Rp中，在第一层间绝缘膜13及从其中露出的第一基底绝缘膜12、第二侧壁9B及完全硅化物栅电极24B上，形成厚度为500nm并作为未添加杂质的氧化硅(NSG)膜的第二层间绝缘膜14。接下来，利用CMP法，研磨所形成的第二层间绝缘膜14的上面而将其平坦化。其后，与实施方式1相同，在n型MIS晶体管形成区域Rn中，对于第二层间绝缘膜14形成与形成于n型源漏区域10A的上部的硅化物膜10a连接的接触塞16A。与此同时，在p型MIS晶体管形成区域Rp中，对于第二层间绝缘膜14及第一层间绝缘膜13形成与形成于p型源漏区域10B的上部的硅化物膜10b连接的接触塞16B。这里，在n型MIS晶体管形成区域Rn的第二层间绝缘膜14中形成接触孔14a时的蚀刻阻止膜主要为第二基底绝缘膜17，与之不同，在p型MIS晶体管形成区域Rp的第一层间绝缘膜13上形成接触孔14b时的蚀刻阻止膜为第一基底绝缘膜12。接下来，在包括所形成的各接触塞16A及16B的第二层间绝缘膜14上，形成与该接触塞16A及16B连接的金属配线(未图示)。
如上说明所示，根据实施方式2的半导体装置的制造方法，将作为蚀刻阻止膜及具有拉伸应力的应力膜发挥作用的第二基底绝缘膜17，相对于n型MIS晶体管形成区域Rn，以在第一基底绝缘膜12之上，并且在各第二侧壁9A的上面以及各完全硅化物栅电极24A的上面连续地覆盖的方式形成。由此，由于第二基底绝缘膜17可以向n型MIS晶体管100A的沟道区域可靠地施加拉伸应力，因此n型MIS晶体管100A因所施加的拉伸应力而使电流驱动能力提高。
此外，实施方式2中，由于仅在n型MIS晶体管形成区域100A上选择性地形成第二基底绝缘膜17，因此在p型MIS晶体管100B的沟道区域上，不会施加像n型MIS晶体管100A的沟道区域那样很强的拉伸应力应变，所以是理想的。
而且，实施方式2中，虽然将p型MIS晶体管形成区域Rp的第二基底绝缘膜17完全地去除，然而也可以在接触形成区域以外的p型MIS晶体管形成区域Rp中残留第二基底绝缘膜17。该情况下，形成于p型源漏区域10B上的第二基底绝缘膜17被形成于第一层间绝缘膜13上。这样，在p型源漏区域10B上，由于第一基底绝缘膜12与第二基底绝缘膜17不会直接接触，因此第二基底绝缘膜1 7的拉伸应力对于p型MIS晶体管100B的沟道区域，不会施加像在n型MIS晶体管100A的沟道区域中产生的那样的很强的拉伸应力应变，所以是理想的。该情况下，p型MIS晶体管形成区域Rp中的接触形成区域的第二基底绝缘膜17的去除最好在形成第二层间绝缘膜14之前进行。
(实施方式2的变形例1)
以下，将在参照附图的同时对本发明的实施方式2的变形例1进行说明。
图10(a)～图10(d)表示了本发明的实施方式2的变形例1的半导体装置的制造方法的要部的工序顺序的剖面构成。而且，在以下的各变形例中，对于与图2及图3所示的构成构件相同的构成构件使用相同的符号。
首先，如图10(a)所示，利用与实施方式2相同的制造方法，获得如下的构造，即，在n型MIS晶体管形成区域Rn及p型MIS晶体管形成区域Rp中分别形成了完全硅化物栅电极24A及24B后，将第一层间绝缘膜13中的n型MIS晶体管形成区域Rn中所含的部分选择性地去除。
然后，如图10(b)所示，例如利用以CF4等作为蚀刻气体的低蚀刻速率的各向同性干式蚀刻，将形成于n型MIS晶体管形成区域Rn中的第一基底绝缘膜12去除。
然后，如图10(c)所示，例如利用等离子体CVD法，在半导体基板1上，并在n型MIS晶体管形成区域Rn中包括各硅化物膜10a及完全硅化物栅电极24A的上面、第二侧壁9A的上面及侧面以及第一侧壁8A的端面的全面上，另外，在p型MIS晶体管形成区域Rp中包括第一层间绝缘膜13及从该第一层间绝缘膜13中露出的第一基底绝缘膜12、完全硅化物栅电极24B及第二侧壁9B的各露出面的全面上，形成由拉伸应力为2GPa而厚度为10nm的氮化硅构成的第二基底绝缘膜17A。接下来，将所形成的第二基底绝缘膜17A中的p型MIS晶体管形成区域Rp中所含的部分利用蚀刻去除。
然后，如图10(d)所示，与实施方式2相同，在半导体基板1之上的全面形成作为NSG膜的第二层间绝缘膜14。其后，在n型MIS晶体管形成区域Rn中，对于第二层间绝缘膜14形成与形成于n型源漏区域10A的上部的硅化物膜10a连接的接触塞16A。与此同时，在p型MIS晶体管形成区域Rp中，对于第二层间掩模14及第一层间绝缘膜13形成与形成于p型源漏区域10B的上部的硅化物膜10b连接的接触塞16B。
像这样，即使采用变形例1的制造方法，也可以利用将半导体基板1上的n型MIS晶体管形成区域Rn连续地覆盖的第二基底绝缘膜17A，获得与实施方式2相同的效果。
(实施方式2的变形例2)
以下，将在参照附图的同时对本发明的实施方式2的变形例2进行说明。
图11(a)～图11(d)表示了本发明的实施方式2的变形例2的半导体装置的制造方法的要部的工序顺序的剖面构成。
首先，如图11(a)所示，利用与实施方式2相同的制造方法，获得如下的构造，即，在n型MIS晶体管形成区域Rn及p型MIS晶体管形成区域Rp中分别形成了完全硅化物栅电极24A及24B后，将第一层间绝缘膜13中的n型MIS晶体管形成区域Rn中所含的部分选择性地去除。
然后，如图11(b)所示，例如利用以CF4等作为蚀刻气体的各向异性蚀刻，将残留于n型MIS晶体管形成区域Rn中的第一基底绝缘膜12去除，而残留其第二侧壁9A的各侧面上部分。
然后，如图11(c)所示，例如利用等离子体CVD法，在半导体基板1上，并在n型MIS晶体管形成区域Rn中包括各硅化物膜10a、完全硅化物栅电极24A、第二侧壁9A及第一基底绝缘膜12的各上面的全面上，另外，在p型MIS晶体管形成区域Rp中包括第一层间绝缘膜13及从该第一层间绝缘膜13中露出的第一基底绝缘膜12、完全硅化物栅电极24B及第二侧壁9B的上面的全面上，形成由拉伸应力为2GPa而厚度为10nm的氮化硅构成的第二基底绝缘膜17A。接下来，将所形成的第二基底绝缘膜17A的p型MIS晶体管形成区域Rp中所含的部分利用蚀刻去除。
然后，如图11(d)所示，与实施方式2相同，在n型MIS晶体管形成区域Rn中，在半导体基板1上的全面形成作为NSG膜的第二层间绝缘膜14。其后，在n型MIS晶体管形成区域Rn中，对于第二层间绝缘膜14形成与形成于n型源漏区域10A的上部的硅化物膜10a连接的接触塞16A。与此同时，在p型MIS晶体管形成区域Rp中，对于第二层间掩模14及第一层间绝缘膜13形成与形成于p型源漏区域10B的上部的硅化物膜10b连接的接触塞16B。
像这样，即使采用变形例2的制造方法，也可以利用将半导体基板1上的n型MIS晶体管形成区域Rn连续地覆盖的第二基底绝缘膜17A，获得与实施方式2相同的效果。
(实施方式2的变形例3)
以下，将对本发明的实施方式2的变形例3进行说明。
变形例3与实施方式1的变形例3相同，在n型MIS晶体管100A的栅极绝缘膜3A及p型MIS晶体管100B的栅极绝缘膜3B中，分别取代氧氮化硅而使用High-k膜。
该情况下，在实施方式2中所示的图8(c)的工序之后，与n型MIS晶体管形成区域Rn的栅极形成用硅膜4A的厚度100nm不同，将p型MIS晶体管形成区域Rp的栅极形成用硅膜4B的厚度设为60nm。其后，将各栅极形成用硅膜4A及4B分布完全硅化物(FUSI)化，形成由镍硅化物构成的完全硅化物栅电极24A及24C。其结果是，n型MIS晶体管形成区域Rn中的完全硅化物栅电极24A的组成主要变为NiSi，p型MIS晶体管形成区域Rp中的完全硅化物栅电极24C的组成主要变为Ni3Si。
这样，除了可以获得与实施方式2相同的效果以外，还可以将p型MIS晶体管100B的电气特性，即阈值电压控制为所需的值。
而且，在实施方式1、实施方式2及各变形例中，虽然使用等离子体CVD法形成具有拉伸应力的第一基底绝缘膜12及第二基底绝缘膜17及17A，然而也可以使用低压CVD(LP-CVD)法来形成。
产业上的利用可能性
本发明的半导体装置及其制造方法即使在具有被FUSI化了的栅电极的半导体装置中，也可以有效地形成应力膜，具有可以提高半导体装置的电气特性的效果，在具有具备FUSI构造的栅电极的半导体装置及其制造方法等中十分有用。

Claims (23)

1.一种半导体装置，是具备了形成于半导体区域的第一区域中的第一导电型的第一金属绝缘体半导体晶体管的半导体装置，其特征为，
所述第一金属绝缘体半导体晶体管具有：
形成于所述第一区域上的第一栅极绝缘膜；
形成于所述第一栅极绝缘膜上而被利用金属完全硅化物化了的第一栅电极；
形成于所述第一区域的所述第一栅电极的侧方的第一源漏区域；
以覆盖所述第一栅电极及第一源漏区域的方式形成而使所述第一区域的所述第一栅电极的下侧部分产生应力应变的绝缘膜。
2.根据权利要求1所述的半导体装置，其特征为，
还具备形成于所述半导体区域的第二区域中的第二导电型的第二金属绝缘体半导体晶体管，
所述第二金属绝缘体半导体晶体管具有：
形成于所述第二区域上的第二栅极绝缘膜；
形成于所述第二栅极绝缘膜上而被利用金属完全硅化物化了的第二栅电极；
形成于所述第二区域的所述第二栅电极的侧方的第二源漏区域；
以至少覆盖所述第二源漏区域的方式形成的所述绝缘膜。
3.根据权利要求2所述的半导体装置，其特征为，
所述第一导电型为n型，并且所述第二导电型为p型，所述应力应变为拉伸应力应变。
4.根据权利要求2或3所述的半导体装置，其特征为，
所述第一栅电极及第二栅电极相互间的硅化物组成相同。
5.根据权利要求4所述的半导体装置，其特征为，
所述第一栅极绝缘膜及第二栅极绝缘膜为以硅、氧及氮为主成分的栅极绝缘膜。
6.根据权利要求2或3所述的半导体装置，其特征为，
所述第一栅电极及第二栅电极相互间的硅化物组成不同，并且所述第一栅极绝缘膜及第二栅极绝缘膜为由强电介质制成的栅极绝缘膜。
7.根据权利要求2或3所述的半导体装置，其特征为，
所述绝缘膜还覆盖所述第二栅电极之上。
8.根据权利要求2或3所述的半导体装置，其特征为，
所述绝缘膜具有第一绝缘膜和第二绝缘膜，
在所述第一栅电极及第二栅电极之上，仅形成有所述绝缘膜当中的所述第二绝缘膜，
在所述第一源漏区域及第二源漏区域之上，依次形成有所述第一绝缘膜及第二绝缘膜。
9.根据权利要求2或3所述的半导体装置，其特征为，
还具备：形成于所述第一栅电极的侧面上的第一侧壁、和形成于所述第二栅电极的侧面上的第二侧壁，
所述绝缘膜具有第一绝缘膜和第二绝缘膜，
在所述第一栅电极及第二栅电极之上，仅形成有所述绝缘膜当中的所述第二绝缘膜，
在所述第一源漏区域及第二源漏区域之上，仅形成有所述绝缘膜当中的所述第二绝缘膜，
在所述第一侧壁及第二侧壁的侧面上，依次形成有所述第一绝缘膜及第二绝缘膜。
10.根据权利要求2或3所述的半导体装置，其特征为，
在所述第二栅电极之上未形成所述绝缘膜。
11.根据权利要求2或3所述的半导体装置，其特征为，
所述绝缘膜具有第一绝缘膜和第二绝缘膜，
在所述第一栅电极之上，仅形成有所述绝缘膜当中的所述第二绝缘膜，
在所述第一源漏区域之上，依次形成有所述第一绝缘膜及所述第二绝缘膜，
在所述第二源漏区域之上，仅形成有所述绝缘膜当中的所述第一绝缘膜。
12.根据权利要求2或3所述的半导体装置，其特征为，
所述绝缘膜具有第一绝缘膜、和与所述第一绝缘膜相比膜厚更薄的第二绝缘膜，
在所述第一栅电极之上及所述第一源漏区域之上，仅形成有所述绝缘膜当中的所述第一绝缘膜，
在所述第二源漏区域之上，仅形成有所述绝缘膜当中的所述第二绝缘膜。
13.根据权利要求2或3所述的半导体装置，其特征为，
还具备：形成于所述第一栅电极的侧面上的第一侧壁、和形成于所述第二栅电极的侧面上的第二侧壁，
所述绝缘膜具有第一绝缘膜、和与所述第一绝缘膜相比膜厚更薄的第二绝缘膜，
在所述第一栅电极之上及所述第一源漏区域之上，仅形成有所述绝缘膜当中的所述第一绝缘膜，
在所述第一侧壁的侧面上，依次形成有所述第二绝缘膜及第一绝缘膜，
在所述第二源漏区域之上及所述第二侧壁的侧面上，仅形成有所述绝缘膜当中的所述第二绝缘膜。
14.根据权利要求2或3所述的半导体装置，其特征为，
在所述第二源漏区域之上夹隔所述绝缘膜地形成有层间绝缘膜，
在所述第一源漏区域之上未形成所述层间绝缘膜。
15.根据权利要求1所述的半导体装置，其特征为，
所述绝缘膜具有第一绝缘膜和第二绝缘膜，
在所述第一栅电极之上，仅形成有所述绝缘膜当中的所述第二绝缘膜，
在所述第一源漏区域之上，依次形成有所述第一绝缘膜及第二绝缘膜。
16.一种半导体装置的制造方法，其特征为，具备：
在半导体区域的第一区域上形成第一栅极绝缘膜的工序a；
在所述第一栅极绝缘膜上形成具有栅极图案的第一栅极形成用硅膜的工序b；
在所述第一区域的所述第一栅极形成用硅膜的侧方形成第一导电型的第一源漏区域的工序c；
在所述工序c之后，通过在所述第一栅极形成用硅膜之上沉积第一金属膜并进行热处理，形成利用所述第一金属膜使所述第一栅极形成用硅膜完全硅化物化了的第一栅电极的工序d；
在所述第一栅电极及第一源漏区域上形成使所述第一区域产生应力应变的绝缘膜的工序e。
17.根据权利要求16所述的半导体装置的制造方法，其特征为，
在所述工序a中，在所述半导体区域的第二区域上形成第二栅极绝缘膜，
在所述工序b中，在所述第二栅极绝缘膜上形成具有栅极图案的第二栅极形成用硅膜，
所述工序c包括在所述第二区域的所述第二栅极形成用硅膜的侧方形成第二导电型的第二源漏区域的工序，
在所述工序d中，通过在所述第二栅极形成用硅膜之上沉积所述第一金属膜并进行热处理，形成利用第一金属膜使所述第二栅极形成用硅膜完全硅化物了的第二栅电极。
18.根据权利要求17所述的半导体装置的制造方法，其特征为，
在所述工序c和所述工序d之间，还具备：
在所述第一区域及第二区域之上形成使所述第一区域产生应力应变的第一绝缘膜的工序f；
将所述第一栅极形成用硅膜及第二栅极形成用硅膜之上的所述第一绝缘膜去除的工序g，
在所述工序e中，以覆盖所述第一栅电极、第二栅电极、第一源漏区域及第二源漏区域的方式，形成成为所述绝缘膜的第二绝缘膜。
19.根据权利要求17所述的半导体装置的制造方法，其特征为，
在所述工序c和所述工序d之间，具备：
在所述第一区域及第二区域之上形成使所述第一区域产生应力应变的第一绝缘膜的工序f；
将所述第一栅极形成用硅膜及第二栅极形成用硅膜之上的所述第一绝缘膜去除的工序g，
在所述工序d和所述工序e之间，具备将所述第一区域及第二区域之上的所述第一绝缘膜去除的工序h，
在所述工序e中，以覆盖所述第一栅电极、第二栅电极、第一源漏区域及第二源漏区域的方式，形成成为所述绝缘膜的第二绝缘膜。
20.根据权利要求17所述的半导体装置的制造方法，其特征为，
在所述工序b和所述工序c之间，具备在所述第一栅极形成用硅膜及第二栅极形成用硅膜的侧面上，形成第一侧壁及第二侧壁的工序f，
在所述工序c和所述工序d之间，具备：
在所述第一区域及第二区域之上形成使所述第一区域产生应力应变的第一绝缘膜的工序g；
将所述第一栅极形成用硅膜及第二栅极形成用硅膜之上的所述第一绝缘膜去除的工序h，
在所述工序d和所述工序e之间，具备将所述第一源漏区域及第二源漏区域之上的所述第一绝缘膜去除而在所述第一侧壁及第二侧壁的侧面上残留所述第一绝缘膜的工序i，
在所述工序e中，以覆盖所述第一栅电极、第二栅电极、第一源漏区域及第二源漏区域的方式，形成成为所述绝缘膜的第二绝缘膜。
21.根据权利要求17所述的半导体装置的制造方法，其特征为，
在所述工序c和所述工序d之间，具备：
在所述第一区域及第二区域之上形成了使所述第一区域产生应力应变的第一绝缘膜后，在所述第一绝缘膜上形成层间绝缘膜的工序f；
将所述第一栅极形成用硅膜及第二栅极形成用硅膜之上的所述第一绝缘膜及层间绝缘膜去除的工序g；
在所述工序g之后，将所述第一区域之上的所述层间绝缘膜去除的工序h，
在所述工序e中，在所述第一区域及第二区域之上形成了第二绝缘膜后，通过将形成于所述第二区域之上的所述第二绝缘膜去除，形成由所述第二绝缘膜构成的所述绝缘膜。
22.根据权利要求17所述的半导体装置的制造方法，其特征为，
在所述工序c和所述工序d之间，具备：
在所述第一区域及第二区域之上形成了使所述第一区域产生应力应变的第一绝缘膜后，在所述第一绝缘膜上形成层间绝缘膜的工序f；
将所述第一栅极形成用硅膜及第二栅极形成用硅膜之上的所述第一绝缘膜及层间绝缘膜去除的工序g；
在所述工序g之后，将所述第一区域之上的所述层间绝缘膜及第一绝缘膜去除的工序h，
在所述工序e中，在所述第一区域及第二区域之上形成了第二绝缘膜后，通过将形成于所述第二区域之上的所述第二绝缘膜去除，形成由所述第二绝缘膜构成的所述绝缘膜。
23.根据权利要求17所述的半导体装置的制造方法，其特征为，
在所述工序b和所述工序c之间，具备在所述第一栅极形成用硅膜及第二栅极形成用硅膜的侧面上，形成第一侧壁及第二侧壁的工序f，
在所述工序c和所述工序d之间，具备：
在所述第一区域及第二区域之上形成了使所述第一区域产生应力应变的第一绝缘膜后，在所述第一绝缘膜上形成层间绝缘膜的工序g；
将所述第一栅极形成用硅膜及第二栅极形成用硅膜之上的所述第一绝缘膜及层间绝缘膜去除的工序h；
在所述工序h之后，将所述第一区域之上的所述层间绝缘膜去除的工序i；
在所述工序i之后，将所述第一源漏区域之上的所述第一绝缘膜去除，在所述第一侧壁的侧面上残留所述第一绝缘膜的工序j，
在所述工序e中，在所述第一区域及第二区域之上形成了所述第二绝缘膜后，通过将形成于所述第二区域之上的所述第二绝缘膜去除，形成由所述第二绝缘膜构成的所述绝缘膜。
CNA2006101356343A 2005-11-15 2006-10-18 半导体装置及其制造方法 Pending CN1967872A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2005329682A JP2007141912A (ja) 2005-11-15 2005-11-15 半導体装置及びその製造方法
JP2005329682 2005-11-15

Publications (1)

Publication Number Publication Date
CN1967872A true CN1967872A (zh) 2007-05-23

Family

ID=38057299

Family Applications (1)

Application Number Title Priority Date Filing Date
CNA2006101356343A Pending CN1967872A (zh) 2005-11-15 2006-10-18 半导体装置及其制造方法

Country Status (3)

Country Link
US (1) US20070108530A1 (zh)
JP (1) JP2007141912A (zh)
CN (1) CN1967872A (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101740516A (zh) * 2008-11-11 2010-06-16 株式会社瑞萨科技 半导体器件及其制造方法
WO2012012921A1 (zh) * 2010-07-30 2012-02-02 中国科学院微电子研究所 Mosfet结构及其制作方法

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4997752B2 (ja) * 2005-12-13 2012-08-08 ソニー株式会社 半導体装置の製造方法
US20070281405A1 (en) * 2006-06-02 2007-12-06 International Business Machines Corporation Methods of stressing transistor channel with replaced gate and related structures
DE602007012676D1 (de) * 2007-06-25 2011-04-07 Imec Halbleiterbauelement mit Gate-Elektroden mit unterschiedlicher Austrittsarbeit und seine Herstellungsmethode
DE102008064671B4 (de) * 2008-11-28 2011-03-10 Advanced Micro Devices, Inc., Sunnyvale Verfahren zur Herstellung eines Halbleiterbauelements mit einer Gatestruktur und Erhöhung der Integrität eines Gatestapels mit großem ε durch Schützen einer Beschichtung an der Gateunterseite während des Freilegens der Gateobseite
JP2010177262A (ja) * 2009-01-27 2010-08-12 Panasonic Corp 半導体装置の製造方法
US9048254B2 (en) * 2009-12-02 2015-06-02 United Microelectronics Corp. Semiconductor structure having a metal gate with side wall spacers
US8673755B2 (en) * 2011-10-27 2014-03-18 United Microelectronics Corp. Semiconductor device having metal gate and manufacturing method thereof
KR101929185B1 (ko) * 2012-05-02 2018-12-17 삼성전자 주식회사 반도체 장치의 제조 방법

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6518154B1 (en) * 2001-03-21 2003-02-11 Advanced Micro Devices, Inc. Method of forming semiconductor devices with differently composed metal-based gate electrodes
JP4173672B2 (ja) * 2002-03-19 2008-10-29 株式会社ルネサステクノロジ 半導体装置及びその製造方法
US6882025B2 (en) * 2003-04-25 2005-04-19 Taiwan Semiconductor Manufacturing Company, Ltd. Strained-channel transistor and methods of manufacture
US6921691B1 (en) * 2004-03-18 2005-07-26 Infineon Technologies Ag Transistor with dopant-bearing metal in source and drain
US7645687B2 (en) * 2005-01-20 2010-01-12 Chartered Semiconductor Manufacturing, Ltd. Method to fabricate variable work function gates for FUSI devices
US7504289B2 (en) * 2005-10-26 2009-03-17 Freescale Semiconductor, Inc. Process for forming an electronic device including transistor structures with sidewall spacers
US7550356B2 (en) * 2005-11-14 2009-06-23 United Microelectronics Corp. Method of fabricating strained-silicon transistors

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101740516A (zh) * 2008-11-11 2010-06-16 株式会社瑞萨科技 半导体器件及其制造方法
CN101740516B (zh) * 2008-11-11 2014-03-26 瑞萨电子株式会社 半导体器件及其制造方法
WO2012012921A1 (zh) * 2010-07-30 2012-02-02 中国科学院微电子研究所 Mosfet结构及其制作方法

Also Published As

Publication number Publication date
JP2007141912A (ja) 2007-06-07
US20070108530A1 (en) 2007-05-17

Similar Documents

Publication Publication Date Title
CN1967872A (zh) 半导体装置及其制造方法
CN1293637C (zh) 具有应变沟道的互补式金属氧化物半导体及其制作方法
CN1235291C (zh) 半导体器件和半导体器件的制造方法
CN1956223A (zh) 半导体装置及其制造方法
CN1956219A (zh) 半导体装置及其制造方法
CN1763973A (zh) 半导体装置及其制造方法
US7795107B2 (en) Method for forming isolation structures
CN1956194A (zh) 半导体装置及其制造方法
CN1933158A (zh) 半导体装置及其制造方法
CN1449585A (zh) 半导体器件及其制造方法
CN1956195A (zh) 半导体装置及其制造方法
CN1670965A (zh) 源极及漏极中聚含掺质金属的晶体管
CN1805144A (zh) 半导体集成电路及其制造工艺
CN1799146A (zh) 半导体装置及其制造方法
CN1909243A (zh) 半导体装置及其制造方法
TW201230209A (en) Semiconductor device and method for manufacturing the same
CN1945835A (zh) 半导体装置及其制造方法
CN1881586A (zh) 半导体器件及其制造方法
CN1858913A (zh) 半导体器件及其制造方法
CN1905209A (zh) 半导体器件及其制造方法
CN101030541A (zh) 半导体晶体管元件及其制作方法
CN1299361C (zh) 半导体器件及其制造方法
CN1230029A (zh) 垂直型金属绝缘体半导体场效应晶体管及其制造方法
CN1862832A (zh) 高压半导体器件及其制造方法
CN1499577A (zh) 制造半导体器件的方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C02 Deemed withdrawal of patent application after publication (patent law 2001)
WD01 Invention patent application deemed withdrawn after publication