CN1959977A - 半导体器件、布线图案形成方法和掩模布线数据产生方法 - Google Patents

Abstract

一种半导体器件包括第一布线部分(101)和第二布线部分(102)。配置第一布线部分(101)以包括密集布置的多个精细布线(103、104)。配置第二布线部分(102)以包括布线(102)，其连接至相同布线层中的多个精细布线(103、104)中的一个(103)，且其外部尺寸(108)比多个精细布线(103、104)中一个(103)的外部尺寸(106)大。第二布线部分(102)的布线(102)由环绕布线(102)的***的***布线(110)构成。

Description

半导体器件、布线图案形成方法和掩模布线数据产生方法

技术领域

本发明涉及一种具有两层或多层布线层的半导体器件、形成用于半导体器件的布线图案的方法、和产生用于半导体器件的掩模布线数据的方法。

背景技术

通过参考检索日期是2005年10月26日、从URL：http://www.selete.co.jp/SeleteHPJ1/j_html/research/main034.html”的站点可获得的标题为“Advanced Process Technology 2003，Backend Process：Section 5.200nm pitch double layer Cu interconnection TEG and moduleresults”的文献，说明用于半导体器件中的工艺评价的一般测试图案来描述本发明的背景技术。图1是示出用于一般工艺评价的测试块(芯片)的整个布局的示意图。一般在光刻设备的区域尺寸(field size)中限定测试块的横向宽度701和纵向宽度702的最大值。用于工艺评价的测试块由称为子芯片703的一组评价块配置。各自的子芯片703的尺寸同等地配置在测试块的内部。该原因是，由于测试探针的设置和运动在各自的测量程序中相等，所以可以共用程序和测试探针。

作为用于布线工艺评价的测试图案，有通路链(via chain)、电迁移测试图案、泄漏测量图案等。在通路链中，图案尺寸通常基于将被评价的布线的长度和通路的数目改变。通过改变该图案尺寸，还能够评价缺陷密度。图2是示出用于布线工艺评价的测试图案的一部分的示意图。如图2所示，该测试图案具有：工艺评价块，其称为TEG(测试元件组)区域801；和垫部分802，其是包括与电测量针(探针)接触的布线电极的区域。通路803整个存在于该垫部分802中的布线电极中。在TEG区域801中的宏电路(在下文，称为TEG宏)和垫部分802中的布线电极通过称为引出布线804的布线连接。TEG宏和引出布线804之间的距离805约为2μm(微米)，TEG宏和垫部分802之间的距离806约为50μm。

图3是示出布线间距和布线宽度(CD)之间的关系的图。水平轴示出了布线间距，垂直轴示出了布线宽度(CD)。在光刻技术中，在布线(隔离布线)的密度相对低的隔离布线部分，具有曝光强度下降的问题。对于该原因，如图3所示，随着布线间距变宽，布线宽度(CD)趋于变窄。为了避免该问题，在隔离布线中，宽度以梯状方式变宽的布线一般用于隔离布线从密集图案变为隔离状态的部分。下面将参考图4描述该实例。

图4是示出用于通路链评价的测试图案中的引出布线和TEG区域的放大平面图。布线1002远离TEG区域1001布置在外部，垫部分(未示出)通过布线1002电连接至用于通路链评价的TEG区域1001。形成在TEG区域1001中的通路链部分具有M1布线(第一层布线)1003和M2布线(第二层布线)1004分别交替地布置在下层和上层中的两层布线结构，并且那些布线通过通路(未示出)连接。引出布线1002在同一布线层中连接至TEG区域1001的一个M1布线1003。形成TEG区域1001的M1布线1003，以便在连接至引出布线1002的位置处，如由附图标记1006所指示的，布线宽度以梯状方式变宽。附图标记1009表示该宽布线部分1006和TEG区域1001之间的连接距离。

接下来，说明形成一般的两层布线的方法。图5A至5E是示出用于形成一般的两层布线的方法的主要步骤的截面图。

首先，通过利用CVD方法等在硅基板1101上形成由氧化硅膜等组成的第一层间绝缘膜1102(图5A)。之后，在该第一层间绝缘膜1102上形成第一光刻抗蚀剂1103，然后，通过利用第一光刻方法图案化第一光刻抗蚀剂1103(图5B)。而且，在通过利用干法蚀刻技术将该抗蚀剂图案转录到第一层间绝缘膜1102中之后，然后，移除第一光刻抗蚀剂1103，由此在所希望的部分形成布线沟槽1104(图5C)。

接下来，通过利用CVD方法等在包括布线沟槽1104(沟槽1104a和1104b)的第一层间绝缘膜1102的整个表面上形成由铜、铝等组成的导电膜1105(图5D)。然后，通过利用CMP方法平坦化导电膜1105的表面。结果，在第一层间绝缘膜1102的所希望位置形成damocene布线结构的第一布线(第一布线1106a和1106b)(图5E)。

接下来，下面将描述一般的CPU逻辑电路的常规结构。参考该常规的实例描述从某一隔离电路块至电性和密集电路块的连接布线的结构，因为相似的结构不仅用在工艺评价的TEG引出布线中而且用在产品中。

图6是示出一般的CPU逻辑电路的示意图。该CPU逻辑电路提供有I/O块1201、RAM块1202、逻辑块1203和PLL块1204的四个宏。

在图6中，I/O块1201是由仅具有1μm或以上布线宽度的布线组成的区域。基本上，不需要窄的布线。在确定对大电流的可容许的容量限制的区域中，在该区域中确定布线宽度和通路直径的最大值。一般，对于垫块，有一条输出布线和一条输入布线。

RAM块1202一般具有约1兆字节。在该布线中，精细结构比速度更优先地被考虑，并且不需要最窄的布线。宽布线相对较少，并且电源布线和GND布线环绕布置在存储单元尺寸的单元处。

高性能逻辑块1203是具有需要高驱动性能的单元的块并且是加强电源布线的块。基本上，这接近于栅阵列的标准单元结构。尽管布线的结构与RAM的相似，但一般加强电源布线而不是RAM。与PLL块相比，一般，存在在宏电路之间的多个连接。

在PLL块1204中，优先考虑电源、GND和电容元件的稳定操作。因此，尽管布线密度低，但一般，互连宽度宽仅次于I/O区域。PLL块使从外部发送器输入的信号放大4倍或5倍等，并且对于每个宏都产生时钟树。PLL块的时钟输入单元和时钟输出单元用作来自宏电路的引出布线。基本上，仅存在两个输入/输出布线。

在该一般的布线布置结构中，以下说明两个逻辑单元之间的块连接结构。图7是示出两个逻辑单元之间的块连接结构的示意图。

在图7中，附图标记1301表示第一逻辑区域(宏电路区域)，附图标记1302表示第二逻辑区域(宏电路区域)，以及附图标记1303表示宏电路之间的区域1603。电源线1304和GND线1305布置在宏内部。信号线1306布置在宏内部的电源线1304和GND线1305之间。而且，该信号线1306连接第一逻辑区域1301中的宏和第二逻辑区域1302中的宏。

附图标记1307表示那些信号线之间的连接区域。存在相同布线层中的宏之间的线连接的情况，或者存在不同布线层中的宏之间的线连接的情况。

图8是示出信号线之间的连接区域1307的放大示意图。在图8中，附图标记1401表示宏区域，附图标记1402表示宏之间的边界区。信号引出布线1403从边界区1402连接至宏区域1401。在宏区域1401内部，有电源线1404和GND线1405。在电源线1404和GND线1405之间，有局部的信号线1406。它们中的一个连接至引出布线1403。在宏电路中的最小尺寸布线中一般使用信号线1406。通路1407存在于宏区域1401中。

然而，现在我们观察到以下事实。一般，在用于布线工艺评价的测试图案的情况下，对于引出布线和垫中的垫布线等等使用每单位面积的最大布线面积(最高的布线数据速率)。在一般产品的情况下，对于电源布线或I/O块中的布线等使用每单位面积的最大布线面积(最宽布线)。在这些区域中，每单位面积的布线面积(布线数据速率)的降低导致通路数目降低，并且因为限制可靠性的通路数目的降低，因此减小了产品技术规格。另一方面，在相同布线层中的精细布线工艺中，存在具有宽布线宽度的布线部分和具有高布线数据速率的区域的事实导致对工艺大的障碍。例如，尽管具有宽宽度的布线可以曝光时间短，但具有精细宽度的布线曝光时间长。较长的曝光时间导致在大面积的布线和邻接于此的精细布线之间感应的窄部分。简而言之，由于最佳的曝光强度根据掩模开口面积而不同，所以存在对于相同布线层的整个图案不能确保光刻的工艺余裕的问题。

发明内容

为了实现本发明的一个方面，本发明提供一种半导体器件，包括：配置以包括密集布置的多条精细布线的第一布线部分；和配置以包括布线的第二布线部分，其连接至相同布线层中的多个精细布线中的一个，且其外部尺寸比多个精细布线中的所述一个大，其中第二布线部分的布线由环绕布线的***的***布线构成。

在本发明中，即使第二布线部分中的布线的外部尺寸比第一布线部分中的精细布线的外部尺寸大，第二布线部分中的布线也由环绕布线***的***布线组成。就是说，布线的实质宽度等于***布线的宽度。由于***布线的宽度窄并且比外部尺寸更接近精细布线的宽度，所以在用于第一和第二布线部分的图案的光刻工艺中可以确保共用在整个图案中的最佳曝光条件。

附图说明

结合附图从下面的描述，本发明的以上和其它目的、优点和特征将更加明显，其中：

图1是示出一般的工艺评价的测试芯片布局的示意图；

图2是示出TEG区域和电极垫之间的连接区域的示意图；

图3是示出布线宽度(CD)和布线间距之间的关系的图；

图4是示出用于常规的通路链评价的测试图案中的引出布线和TEG区域的放大示意平面图；

图5A至5E是示出用于制造一般的两层布线的工艺的示意截面图；

图6是示出一般产品的示意平面图；

图7是示出两个宏块之间的连接结构的示意平面图；

图8是示出图7中的信号线之间的连接区域的放大示意图；

图9是示出根据本发明第一实施例的TEG区域和从该TEG延伸到垫的引出布线的放大示意平面图；

图10是示出引出布线区域中的环绕布线宽度和引出布线与宏之间的距离之间的关系的图；

图11是示出TEG区域和从根据本发明第二实施例的TEG连接到引出布线的垫的放大示意平面图；

图12是示出垫部分中的环绕布线宽度和垫部分与宏之间的距离之间的关系的图；

图13是示出第二实施例的数据速率和常规实例的数据速率之间的比较的图，其具有各种器件结构元件；

图14是示出数据配置元件的数据速率变化和光刻的工艺余裕之间的关系的图；和

图15是示出根据本发明第三实施例的产品中连接区域到信号布线的实例的示意放大图。

具体实施方式

现在在此将参考说明性实施例描述本发明。本领域技术人员将认识到利用本发明的教导可以完成许多可选的实施例并且本发明不限于为了说明目的而示例的实施例。

下面将参考附图描述根据本发明的半导体器件、布线图案的形成方法和产生掩模布线数据的方法的实施例。

(第一实施例)

该实施例示出了关于用于电子评价例如布线电阻等的引出布线，降低布线的数据速率的方法。在用于布线工艺评价的测试图案的情况下，一般，对于垫布线使用每单位面积的最大布线面积(最高的布线数据速率)。在该布线区域中，每单位面积的布线面积(布线数据速率)的降低导致通路数目的降低，并且由于限制可靠性的通路数目的降低因此减小了产品技术规格。另一方面，在精细布线工艺中，存在宽布线宽度的布线部分和高布线数据速率的区域的事实导致对工艺大的障碍。因此，该实施例提出了基于常规的设计数据有效地减小实质的布线宽度和每单位面积的布线面积(布线数据速率)的方法，以能够确保在同一布线层中对所有图案共用的曝光条件。

图9是示出TEG区域和从该TEG延伸到垫的引出布线的放大示意平面图，作为第一实施例。

测试图案包括：对应于宏电路区域的通路链评价TEG区域101；和引出布线102，TEG区域101通过该引出布线102电连接至垫(未示出)。配置形成在TEG区域101中的通路链部分以便M1布线(第一层布线)103和M2布线(第二层布线)104分别交替布置在下层和上层中，并且那些布线通过通路连接(未示出)。这里，M1布线103和M2布线104的宽度是70nm，其是最小的布线宽度106。通路链以布线间距107布置。在TEG区域101外部隔离的引出布线102的整个宽度为0.3μm(微米)。引出布线102在相同布线层中连接至TEG区域101内部的一个M1布线103。顺便提及，附图标记109表示引出布线102的部分和TEG区域101之间的连接距离。

引出布线102由布线(下文，称为环绕布线)110构成以便该布线仅环绕常规引出布线(例如图4中的布线1002、1006)的***。当形成用于引出布线102的通路时，其形成在环绕布线110的部分中。

下面描述该实施例的效果。

通过删除引出布线内部的面积(数据)同时留下***部分中的面积(数据)，能够减小基本的布线宽度和每单位面积的布线面积(布线数据速率)，而没有在相同布线层中的引出布线和TEG宏之间的连接布线部分中进行外形的设计改变。这具有如下优点，由于环绕布线的布线宽度改变为较窄的，所以确保了适合的工艺余裕，并且可以减小每单位面积的布线面积(布线数据速率)同时使用了常规的设计数据。尤其是，常规地，在TEG宏和引出布线之间的连接区域中使用了以梯状方式改变宽度的布线。然而，根据本发明，不使用任何的这种布线，可以通过简单矩形的组合产生布线的面积(布线数据)。因此，这具有提高集成度的优点，因为其能够降低数据量并且能够进一步使引出布线和TEG宏之间的间隔短。

这里，下面说明环绕布线110的布线宽度111和引出布线110与TEG宏之间的间隔(连接距离109)之间的关系。图10是示出布线宽度111和连接距离109之间的关系的图。水平轴示出了布线宽度111，垂直轴示出了连接距离109。如图10可以看到的，随着布线宽度111制作得窄，连接距离109也可以制作得窄。例如，当布线宽度111为0.15μm(微米)时，连接距离109可以制作得接近约0.2μm，在0.12μm的布线宽度111的情况下，连接距离109可以制作得接近于0.15μm。

基于以上描述，下面将描述根据本发明形成布线图案的方法。

布线图案的形成方法包括步骤(a)和(b)。步骤(a)是为布线提供现有图案的步骤。这里，布线包括：配置以具有密集布置的多个精细布线(例如103和104)的第一布线部分(例如101)，和配置以包括布线(例如102)的第二布线部分，其连接至相同布线层(例如M1)中的多个精细布线(例如103)的一个，且其外部尺寸(例如108)比多个精细布线(例如103)的一个的外部尺寸(例如106)大。

步骤(b)是形成***布线(例如110)的步骤，其通过保留布线(例如102)的***同时移除布线(例如102)的***的内部，来环绕第二布线部分的布线(例如102)的***。

基于以上描述，下面将描述根据本发明产生掩模布线数据的方法。

产生掩模布线数据的方法包括步骤(a)和(b)。步骤(a)是为布线提供现有掩模布线数据的步骤。这里，布线包括：配置以具有密集布置的多个精细布线(例如103和104)的第一布线部分(例如101)，和配置以包括布线(例如102)的第二布线部分，其连接至相同布线层(例如M1)中的多个精细布线(例如103)的一个，且其外部尺寸比多个精细布线(例如103)的一个大。

步骤(b)是通过保留用于布线(例如102)的***的数据同时移除用于布线(例如102)的***的内部的数据而形成具有用于***布线(例如110)的数据的掩模布线数据的步骤。

(第二实施例)

该实施例是减小四方垫的每单位面积的布线面积(数据速率)的实例，用于布线工艺评价的电测量探针(针)与四方垫接触。

图11是示出TEG区域和从该TEG连接至引出布线的垫的放大示意平面图，作为第二实施例。

测试图案包括：通路链评价TEG区域201；电测量针(探针)接触的垫部分202；和引出布线203，垫部分202通过该引出布线203电连接至TEG区域201内部的布线。配置形成在TEG区域201中的通路链部分以便M1布线(第一层布线)204和M2布线(第二层布线)205交替地布置在下层和上层中，并且那些布线通过通路(V1s)206连接。这里，M1布线204和M2布线205的宽度是70nm，其是最小的布线宽度207。通路链以布线间距208布置。

在TEG区域201外部的引出布线203在相同的布线层中连接至TEG区域201内部的预定M1布线204。引出布线203由与第一实施例相似的环绕布线构成。

在垫部分202的区域中，形成布线(下文，称为环绕布线)209以便布线仅环绕垫部分202的***。环绕布线209形成在作为M1布线204和引出布线203的相同布线层中并且连接至引出布线203。而且，在环绕布线209上，多个垫通路(V1s)210沿着环绕布线209布置。

尽管未示于图中，但M2布线以相同的配置(结构)作为环绕布线209布置在多个垫通路(V1s)210上。多个垫通路(V2s)以相同的配置(结构)作为通路(V1s)210布置在是环绕布线的M2布线上。然后，100μm的四方(格栅状)结构的M3布线(第三层布线)布置在多个垫通路(V2s)上。M3布线用作电测量针(探针)可以接触的垫。

顺便提及，附图标记211表示垫部分202和TEG区域201之间的连接距离。

下面将描述该实施例的效果。

该第一实施例具有如下优点，引出布线和TEG宏之间的距离可以制作得窄。相反，该实施例可以减小垫部分和TEG宏之间的距离。结果，可以增加垫密度以及可以增加工艺评价TEG的包含量。简而言之，可以有效地布置评价该工艺所需要的TEG的面积。

这里，下面说明环绕布线209的布线宽度212和垫部分202与TEG区域201之间的间隔(连接距离211)之间的关系。图12是示出布线宽度212和连接距离211之间的关系的图。水平轴示出了布线宽度212，垂直轴示出了连接距离211。然而，这是垫具有100μm的四方形状的情况。如图12可以看到的，即使布线宽度212为1μm，连接距离211也可以接近0.5μm。这表示与TEG宏和垫部分之间的距离806在图2的常规实例中约为50μm的情况相比，可以大大减小该间隔。

而且，描述该效果的详细情况。图13是示出该实施例的数据速率和常规实例的数据速率之间的比较的图，其具有各种器件配置元件。该数据速率对应于每单位面积的布线面积。在常规的工艺评价工艺(图13中的右侧)中，垫、TEG宏和引出布线各自的数据速率大大改变了，并且存在约60％(Δ0)的最大值的差。然而，如该实施例中所描述的，由于垫和引出布线由环绕布线构成，所以垫和引出布线的数据速率可以大大降低，由此数据速率的改变降低为约20％或更少(Δ1)。而且，从图13，可以看出，当使用等于器件区域的数据速率的两倍的值作为基本数据速率(基准)时，在该实施例中的引出布线和垫的数据速率限制到50％或以下。

图14是示出数据速率变化和光刻工艺余裕之间关系的图。水平轴示出了数据速率的变化，垂直轴示出了光刻的工艺余裕。数据速率对应于每单位面积的布线面积。三角形符号示出了在TEG宏中布线的最小宽度为0.14μm的情况。正方形符号示出了在TEG宏中布线的最小宽度为0.1μm的情况。圆形符号示出了在TEG宏中布线的最小宽度为0.70nm的情况。连接距离211是1μm。在图14中，当TEG宏由多个每个具有0.1μm或更小的宽度的精细布线形成时，如果数据速率的变化为50％或更高，则不能获得垫区域和多个精细布线密集聚集的TEG宏的工艺余裕。由此，为了降低那些数据速率，向垫和引出布线提供在本实施例中描述的环绕布线的结构，对于增大工艺余裕是有效的。

基于上面的描述，下面将描述根据本发明的布线图案的形成方法。

形成布线图案的方法包括步骤(a)和(b)。步骤(a)是为布线提供现有图案的步骤。这里，布线包括：配置以具有多个密集布置的精细布线(例如204和205)的第一布线部分(例如201)，和配置以包括布线(例如203)的第二布线部分(例如211)，其连接到相同布线层(例如M1)中的多个精细布线(例如204和205)中的一个(例如204)，且其外部尺寸比多个精细布线(例如204和205)中的一个(例如204)的外部尺寸(例如207)大。

步骤(b)是通过保留布线(例如203)的***同时移除布线(例如203)***的内部而形成环绕第二布线部分(例如211)的***的***布线的步骤。

步骤(b)包括(b2)形成连接到相同布线层(例如M1)中的***布线以及环绕垫的区域(例如202)的***的第二***布线(例如209)。

基于上面的描述，下面将描述根据本发明产生掩模布线数据的方法。

产生掩模布线数据的方法包括步骤(a)和(b)。步骤(a)是为布线提供现有掩模布线数据的步骤。这里，布线包括：配置以具有多个密集布置的精细布线(例如204和205)的第一布线部分(例如201)，和配置以包括布线(例如203)的第二布线部分(例如211)，其连接到相同布线层(例如M1)中的多个精细布线(例如204和205)中的一个(例如204)，且其外部尺寸比多个精细布线(例如204和205)中的一个(例如204)的外部尺寸(例如207)大。

步骤(b)是通过保留用于布线(例如203)的***的数据同时移除用于布线(例如203)***的内部的数据形成具有用于***布线的数据的掩模布线数据的步骤。

步骤(b)包括(b2)形成具有用于连接到相同布线层(例如M1)中的***布线以及环绕垫区域(例如202)的***的第二***布线(例如209)的数据的掩模布线数据。

(第三实施例)

在该实施例中，下面将参考图15说明本发明实际应用到产品的情形。图15是示出连接区域到根据本发明第三实施例的产品中的信号布线的实例的示意放大图。在图6中，附图标记301表示宏区域，附图标记302表示宏之间的边界区域。用于信号的引出布线303从边界区域302连接到宏区域301。电源线304和GND线305存在于宏区域301的内部。在电源线304和GND线305之间，有信号布线306，并且它们中的一个连接到引出布线303。一般，信号线306用于宏电路中的最小尺寸布线。通路309存在于宏区域301。

这里，通过仅沿着引出布线的***环绕的布线307形成引出布线303。而且，在环绕布线307上，在上层中连接布线(未示出)的通路308形成得长且沿着布线307连续。简而言之，类似于环绕布线307的形状形成通路308。顺便提及，虽然在图15中，通路308的宽度设计得比布线307的宽度窄，但是它们的宽度可以相等。

下面将描述本实施例的效果。

该实施例表明，即使在产品中，环绕布线可以应用到引出布线，且进一步具有由于形成例如布线的通路而可以减小通路电阻的效果。这种通路(此后，称为狭长通路)对I/O模块需要高电流密度的器件功能部分特别有效。而且，通过制造狭长通路的宽度等于布线宽度来保护铜布线的基本体积的结构可以补偿由精细布线导致的布线宽度的减少。由此，这对于提高稳定性和稳定电压变化是必不可少的技术。

基于上面的描述，下面将描述根据本发明的布线图案的形成方法。

形成布线图案的方法包括步骤(a)和(b)。步骤(a)是为布线提供现有图案的步骤。这里，布线包括：配置以具有多个密集布置的精细布线(例如306)的第一布线部分(例如301)，和配置以包括布线(例如303)的第二布线部分(例如302)，其连接到相同布线层(例如M1)中的多个精细布线(例如306)中的一个，并且其外部尺寸比多个精细布线(例如306)中的一个(例如306)的外部尺寸大。

步骤(b)是通过保留布线(例如303)的***同时移除布线(例如303)的***的内部环绕第二布线部分(例如302)的布线(例如303)的***形成***布线(例如307)的步骤。

步骤(b)包括(b1)沿着***布线(例如307)形成很长且连续的通路(例如308)。

基于上面的描述，下面将描述根据本发明产生掩模布线数据的方法。

产生掩模布线数据的方法包括步骤(a)和(b)。步骤(a)是为布线提供现有的掩模布线数据的步骤。这里，布线包括：配置以具有多个密集布置的精细布线(例如306)的第一布线部分(例如301)，和配置以包括布线(例如303)的第二布线部分(例如302)，其连接到相同布线层(例如M1)中的多个精细布线(例如306)中的一个(例如306)，并且其外部尺寸比多个精细布线(例如306)中的一个(例如306)的外部尺寸大。

步骤(b)是通过保留用于布线(例如303)的***的数据同时移除用于布线(例如303)的***内部的数据，形成具有用于***布线(例如307)的数据的掩模布线数据的步骤。

步骤(b)包括(b1)沿着***布线(例如307)形成具有用于形成得长且连续的通路(例如308)的数据的掩模布线数据。

在本发明中，上面提到的所有实施例的形成布线图案的方法和产生掩模布线数据的方法是通过计算机例如工作站和个人计算机执行的。这里，计算机包括能够执行形成布线图案的上述方法和产生掩模布线数据的方法的程序。

根据本发明，在图案的光刻工艺中，可以确保共用于整个图案中的最佳曝光条件，该图案提供有：多个精细布线密集聚集的区域；和布线部分，其外部尺寸比相同布线层中连接到该区域内的预定精细布线的精细布线大。

很显然，本发明并不限于以上实施例，在没有偏离本发明的范围和精神的情况下，可以修改和变化以上实施例。

Claims (13)

1.一种半导体器件，包括：

配置以包括密集布置的多个精细布线的第一布线部分；和

配置以包括布线的第二布线部分，其连接至相同布线层中的所述多个精细布线中的一个，且其外部尺寸比所述多个精细布线中的所述一个的外部尺寸大，

其中所述第二布线部分的所述布线由环绕所述布线的***的***布线构成。

2.根据权利要求1的半导体器件，其中当使用等于所述第一部分的所述数据速率的两倍的值时，所述第二布线部分的数据速率限制到50％或更少。

3.根据权利要求1的半导体器件，其中所述多个精细布线中的每个的布线宽度等于0.1μm或更少。

4.根据权利要求1的半导体器件，其中所述第二布线部分进一步包括：

沿着所述的***布线形成得长并且连续形成的通路。

5.根据权利要求1的半导体器件，其中所述的第二布线部分进一步包括：

第二***布线，其连接至相同布线层中的所述***布线，环绕垫区域的***，并且通过所述第二***布线上的通路连接至所述垫。

6.根据权利要求1至5中任一项的半导体器件，其中所述第二布线部分的所述布线是引出布线，并且所述第一布线部分包括在宏中。

7.根据权利要求1至5中任一项的半导体器件，其中所述第二布线部分的所述布线是引出布线，并且所述的第一布线部分包括在TEG(测试元件组)中。

8.一种形成布线图案的方法，包括：

(a)为布线提供现有图案，其中所述布线包括：

配置以包括密集布置的多个精细布线的第一布线部分，和

配置以包括布线的第二布线部分，其连接至相同布线层中的所述多个精细布线中的一个，并且其外部尺寸比所述多个精细布线中的所述一个的外部尺寸大；和

(b)通过保留所述布线的所述***同时移除所述布线的所述***的内部，形成环绕所述第二布线部分的所述布线的***的***布线。

9.根据权利要求8的形成布线图案的方法，其中所述步骤(b)包括：

(b1)形成长的并且沿着所述***布线连续的通路。

10.根据权利要求8的形成布线图案的方法，其中所述步骤(b)包括：

(b2)形成第二***布线，其连接至相同布线层中的所述***布线并且环绕垫区域的***。

11.一种产生掩模布线数据的方法，包括：

(a)为布线提供现有的掩模布线数据，其中所述布线包括：

配置以包括密集布置的多个精细布线的第一布线部分，和

配置以包括布线的第二布线部分，其连接至相同布线层中的所述多个精细布线中的一个，并且其外部尺寸比所述多个精细布线中的所述一个的外部尺寸大；和

(b)通过保留用于所述布线***的数据同时移除用于所述布线的所述***内部的数据，形成具有用于***布线的数据的掩模布线数据。

12.根据权利要求11的产生掩模布线数据的方法，其中所述步骤(b)包括：

(b1)形成具有用于通路的数据的所述掩模布线数据，该通路形成的长并且沿着所述***布线连续。

13.根据权利要求11的产生掩模布线数据的方法，其中所述步骤(b)包括：

(b2)形成具有用于第二***布线的数据的所述掩模布线数据，该第二***布线连接至相同布线层中的所述***布线并且环绕垫区域的***。

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