CN1952917A - 存储器控制器及具有存储器控制器的数据处理*** - Google Patents

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金泰均
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Abstract

一方面，数据处理***包括OneNAND闪存，其具有内部非易失性存储器和可以临时存储来自内部非易失性存储器的页数据的内部缓冲存储器，以及具有加速缓冲器的第一存储器控制器。存储器控制器控制OneNAND闪存的读取操作，以使得将OneNAND内部缓冲存储器中存储的页数据以多个数据单元、依次而不断地通过加速缓冲器而从OneNAND闪存输出到外部设备。

Description

存储器控制器及具有存储器控制器的数据处理***
技术领域
本公开一般涉及存储器***，且更特别地，本公开涉及具有存储器及存储器控制器的数据处理***。
背景技术
大多数半导体市场都关注于将各种功能模块集成到单一芯片上的“芯片***”装置的实现。芯片***的一个例子是“融合型存储器”。融合型存储器是一种具有各种存储器类型(例如，闪存、ROM和RAM)的设备，也具有各种单独的逻辑模块，例如计时器和/或专用的通讯端口。除了存储器和逻辑电路的组合外，可以通过修改各种***规范来表征一种相关的现代的融合型存储器。这样的自适应融合型存储器也被称为“OneNAND闪存”，2003年9月出版的标题为“NAND FLASH MEMORY & SMARTMEDIA”的数据手册第635-652页就公开了其中的一个例子。
图1是示意性示出了例如在移动电话中存在的具有OneNAND闪存的传统数据处理***的结构图。参考图1，传统的数据处理***包括中央处理单元(CPU)10、直接存储器存取(DMA)20、第一存储器控制器30、第二存储器控制器40、DRAM 50(用作CPU 10的工作存储器)和OneNAND闪存60。由第一存储器控制器30和第二存储器控制器40分别控制DRAM 50和OneNAND闪存60。
在操作中，当CPU 10需求的数据或程序当前不在DRAM 50中时，会出现一些状况。在这样的情况下，CPU 10将命令和地址传输给第二存储器控制器40，它使用一个专用接口协议将输入的命令和地址依次提供给OneNAND闪存60。
此后，OneNAND闪存60自动向DRAM 50执行一系列数据传输操作。这些操作包括：从位于OneNAND闪存60中的存储器核心(memory core)61将数据的页/块读取到缓冲存储器62(也位于OneNAND闪存60内)，在那里临时存储数据。随后，接着将数据页/块从缓冲存储器62传输到DRAM50中适当的存储位置，以此允许CPU 10根据对数据的页/块的存取来执行操作。
当将数据从缓冲存储器62传输到DRAM 50时，以逐字的形式来执行传输，当与从核心存储器61传输数据到缓冲存储器62比较时，执行传输会相对慢些。图2示出了从缓冲存储器62输出数据到DRAM 50的一个例子。该传输分别由一系列的单独的“主机读取”和“主机写入”操作组成。如图2所示，主机读取操作在时间T1(典型为大约300ns)期间执行，以使数据的16位字可以从缓冲存储器66传输到在DMA20中的缓冲器21。此后，主机写入操作在时间T2(大约45ns)期间执行，以将经缓冲的16位字从DMA缓冲存储器21传输到DRAM 50。因此，传输每个字所需要花费的时间总和大约是时间T1+T2(或大约345ns)。通过重复主机读取和主机写入操作，最终向DRAM 50提供了一个完整的数据页/块。这种重复的操作将会消耗大量时间。另外，因为CPU 10也需要访问各种OneNAND数据的页/块(通过第一存储器控制器40)，这会进一步加重缓慢的数据传输对DRAM 50的影响。
发明内容
根据当前公开的一个方面，提供一种数据传输***，其中包括OneNAND闪存，其具有内部非易失性存储器和临时存储来自内部非易失性存储器的页数据的内部缓冲存储器；和第一存储器控制器，其包括加速缓冲器且控制OneNAND闪存的读取操作，以使得将OneNAND内部缓冲存储器中存储的页数据以多个数据单元依次而不断地通过加速缓冲器而从OneNAND闪存输出到外部设备。
根据当前公开的另一个方面，提供一种数据处理***，其中包括OneNAND闪存，其具有内部非易失性存储器和临时存储来自内部非易失性存储器的页数据的内部缓冲存储器；以及控制装置，用于控制OneNAND闪存的读取操作，以使得将OneNAND内部缓冲存储器中存储的页数据以多个数据单元依次而不断地通过加速缓冲器而从OneNAND闪存输出到外部设备。
还根据当前公开的另一个方面，提供一种用于从OneNAND闪存提取数据到RAM设备的方法，其中OneNAND闪存包括内部非易失性存储器和用来临时存储来自内部非易失性存储器的数据页的内部缓冲存储器。该方法包括控制OneNAND闪存的存储器操作，以使缓冲存储器中存储的页数据被依次地以多个数据单元从OneNAND闪存输出到RAM，其中全部页数据在每数据单元的平均时间段内被输出，该时间段小于从OneNAND闪存读取数据单元的操作和向RAM写入数据单元的操作这两者的时间总和。
附图说明
通过以下结合相应附图的详细描述，本公开实施例的以上方面和其它方面的特征将变得更清楚，其中：
图1是示意性示出了具有OneNAND闪存的传统数据处理***的框图；
图2示出了图1的数据处理***中的从OneNAND闪存到DRAM的数据传输的示例；
图3是根据当前公开的一个实施例的数据处理***的框图；
图4示出了根据当前公开的一个实施例的、在图3的数据处理***中的从OneNAND闪存到DRAM的数据传输的示例；
图5是示意性示出了根据当前公开的实施例的图3的存储器控制器的框图；
图6是根据当前公开的另一个实施例的数据处理***的框图；
具体实施方式
可以理解，前面简要的描述以及后面的详细描述都仅仅只是解释性的，且这里描述的实施例并不是限定性的，只是作为例子来描述。本领域技术人员会理解，当前公开的方法和***可以通过其他实施例来执行或应用。
图3是根据当前公开的一个实施例的数据处理***的方框图，而图4示出了根据当前公开的实施例的在图3所示的数据处理***中的从OneNAND闪存到DRAM的数据传输的示例。
参照图3，这个实施例中的数据处理***包括中央处理单元(CPU)110、直接存储器存取(DMA)120、存储器控制器130和140、DRAM 150以及OneNAND闪存160。DRAM 150和OneNAND闪存160分别由存储器控制器130和140来控制。当CPU 10或DMA控制器120需要访问OneNAND闪存160时，存储器控制器140控制OneNAND闪存160。
此实施例中的OneNAND闪存160包括存储器核心161和缓冲存储器162。尽管没有示出，OneNAND闪存160也可以进一步包括状态机、纠错码(ECC)、寄存器组等，所有这些都是OneNAND闪存领域所熟知的。可以配置OneNAND缓冲存储器162以便执行双缓冲操作。即，OneNAND缓冲存储器162可以配置为具有两个SRAM缓冲器。
OneNAND闪存160也可以支持各种已知的和新颖的功能。例如，OneNAND闪存160可以支持单块擦除操作、多块擦除操作、锁定/解锁/紧锁操作、复录操作、一次性可编程(OTP)操作、到备用区域的存取操作、确认读取操作、管线在前读取操作、块/兑现(cash)读取操作等等。当执行块读取操作时，响应于从存储器控制器140输入的命令(带有地址的)，OneNAND闪存160将在特定存储块中存储的所有数据自动传输到存储器控制器140。
参照图3，这个实施例的存储器控制器140包括“加速缓冲器”141和寄存器组142。
寄存器组142可以用于存储某些信息段，比如由CPU 110提供的某些地址和命令。利用寄存器组142，存储器控制器140根据寄存器组142内存储的信息而与OneNAND闪存160通信。例如，是否CPU 110在寄存器组142内放置了读取命令，根据预定的时间和协议，存储器控制器140通过将适当的读取命令(具有各自的地址)输出到OneNAND闪存160而作出响应。要注意的是，地址数据可以是缓冲器地址、页面地址、块地址等的形式。
当与内部OneNAND存储器核心到缓冲器传输(例如，标记)的完成相关的信息从OneNAND闪存160返回时，存储器控制器140接着从OneNAND闪存160以预定的字长提取缓冲数据。此后，存储器控制器140将所提取的数据临时存储到加速缓冲器141中，并且存储器控制器140通知DMA控制器120：数据被存储在加速缓冲器141中且可以被进一步传输给DMA控制器120。
在第一实施例中，各自存储器控制器140和DMA控制器120的缓冲器141和121可以被配置为先入先出(FIFO)型存储器，但是也可以替换地使用其他已知的或以后的等价物，例如往复转换缓冲器(ping-pong buffer)。
当DRAM 150中不存在CPU 110需要的数据时，CPU 110将适当的命令和地址信息传输给存储器控制器140，其中将其存储在寄存器组142。存储器控制器140接着根据适当的协议将地址和命令信息输出给OneNAND闪存160。
当OneNAND闪存160接收到命令和地址信息时，OneNAND闪存160自动执行适当的内部读取操作，以便根据OneNAND闪存160内嵌入的状态机(未示出)的控制，将特定的数据页/块从存储器核心161传输到OneNAND缓冲存储器162。
一旦内部读取操作完成，OneNAND闪存160就通知存储器控制器140已经将适当的数据页/块从存储器核心161完全传输到OneNAND缓冲存储器162。此后，OneNAND缓冲存储器162内存储的数据页/块被在预定的单元中(例如16位字单元)以下面阐述的方式依次传输到DRAM中。
下面将结合图4进一步描述从OneNAND闪存160传输数据到DRAM150的传输的示例操作。
如图4的例子所示，在时间T1(例如，300ns)期间，从OneNAND闪存160的OneNAND缓冲存储器162中读取16位数据字到存储器控制器140的加速缓冲器141中。一旦16位数据字被存储在加速缓冲器141中，随后就在DMA控制器120的控制下，在时间T2(例如，45ns)期间，将16位数据字写入到DMA控制器120的缓冲存储器121中。同样地，一旦16位数据字被存储在DMA控制器120的缓冲存储器121中，就在存储器控制器130的控制下，在时间T3(例如，45ns)期间，将16位数据字写入到DMA150中。
如图4中可以看到的，可以1将各种数据字从加速缓冲器14传输给缓冲存储器121，同时将其他数据字从OneNAND缓冲存储器162传输到加速缓冲器141。此后，以如上所述的相同传输方式，将OneNAND缓冲存储器162中存储的数据通过加速缓冲器141和缓冲存储器121而传输给DRAM150。
在上述实施例中，当数据从OneNAND闪存160连续传输到存储器控制器140时，还执行加速缓冲器141和缓冲存储器121之间的数据传输、以及缓冲存储器121和DRAM150之间的数据传输。结果，将数据从加速缓冲器141传输到缓冲存储器121所需要的时间T2和将数据从缓冲存储器121传输到DRAM150所需要的时间T3可能都与数据传输时间T1重叠。这样，全部页数据被在每数据单元的平均时间段内输出，其小于从OneNAND闪存的数据单元的读取操作和到DRAM的数据单元的写入操作的时间总和，因此提高了OneNAND闪存160的全部操作传输速度。
换句话说，与图1中的页数据的数据单元被依次且间歇地传输(即，每个连续T1读取之间存在时间间歇T2)的传统***相比，本实施例的特征在于：将OneNAND内部缓冲存储器中存储的页数据在多个数据单元中、从OneNAND闪存、通过加速缓冲器依次而不断地输出到外部设备(即，每个连续的T1读取之间不存在时间间歇或基本上不存在时间间歇)。
例如，当对比图1的传统***时，图3和图4的示例***的传输时间从每字时间段(T1+T2)(传统的)减少到每字时间段T1(示例***的)。这表示在性能上提高了15％。
当CPU 110需要访问OneNAND闪存160时，根据当前公开的存储器控制器140也可以使得CPU 110的干扰最小化。例如，假设CPU 110适当地配置存储器控制器的寄存器组142，则存储器控制器140能适当地控制用于存取OneNAND闪存160中的一个或多个数据页的读取操作。利用所公开的方法和***，可以在其他数据页被传输给DRAM 150的同时执行该数据存取。这样，可以降低当CPU 110向寄存器组142提供地址信息时由CPU 110引起的干扰。
图5是示意性示出了图3的存储器控制器140的框图。如图5所示，存储器控制器140包括加速缓冲器141、寄存器组142、改进高性能总线(AHB)接口模块143、OneNAND接口模块144以及命令格式化程序引擎145。
在操作中，由命令格式化程序引擎145控制的加速缓冲器141临时将从OneNAND闪存160传输来的数据存储到OneNAND接口模块144。加速缓冲器141的大小可以根据应用需求而随实施例变化。加速缓冲器141中存储的数据被通过AHB接口模块143而传输给DMA控制器缓冲器120。AHB接口模块143可用来实现那些执行AHB标准总线协议所需的信号，AHB标准总线协议由执行改进微控制器总线结构(AMBA)AHB2.0合法信息协议的控制器使用。
作为参数存储模块的寄存器组142用于存储从DMA控制器120或CPU 110提供的地址、命令等。
命令格式化程序引擎145编排命令和数据，以控制OneNAND闪存160。命令格式化程序引擎145执行映射协议，控制访问定时，并向OneNAND闪存160输出命令。
如上所述，为了减少当需要访问OneNAND闪存160时由CPU 110引起的干扰，CPU 110可以提供在存储器控制器的寄存器组142内所需的页/块的地址信息。随后，命令格式化程序引擎145可适当地控制下一数据页/块的读取操作，同时将当前数据页/块传输到DRAM 150。这可以通过对加速缓冲器141内加载的数据字进行计数而实现。
图6是根据当前公开的另一实施例的数据处理***的框图。除了图3中的存储器控制器140和DMA控制器120被物理结合为一个单一存储器/DMA控制器140’以外，图6中的数据处理***与图3的基本相同。假设存储器/DMA控制器140’在功能上与图3中独立的存储器控制器140和DMA控制器120相同，则可以通过上述同样的方式来进行整个操作。
如上所述，因为可使得时间T2(将数据从加速缓冲器141传输到缓冲存储器121所需的时间)和时间T3(将数据从缓冲存储器121传输到DRAM 150所需的时间)与数据传输时间T1重叠，所以可以提高OneNAND闪存的性能。此外，由于上述的原因，同样可以降低CPU 110引起的干扰。
对于本领域技术人员将明显的是，可以在当前公开的内容上作出各种修改和变换。因此，这意味着当前公开内容覆盖了在它们的附加权利要求以及它们等价的范围内提供的本公开的各种修改和变换。

Claims (17)

1、一种数据处理***，包括：
OneNAND闪存，其包括内部非易失性存储器、以及临时存储来自内部非易失性存储器的页数据的内部缓冲存储器；以及
第一存储器控制器，其包括加速缓冲器，并且，其控制OneNAND闪存的读取操作，以使得将OneNAND内部缓冲存储器中存储的页数据以多个数据单元、依次而不断地通过加速缓冲器而从OneNAND闪存输出到外部设备。
2、权利要求1的数据处理***，进一步包括：
工作存储器；
用于控制工作存储器的第二存储器控制器；以及
具有缓冲器的直接存储器存取(DMA)控制器，
其中从加速缓冲器输出的数据被临时存储在DMA控制器的缓冲器中。
3、权利要求2的数据处理***，其中通过第二存储器控制器将DMA控制器缓冲器中存储的数据存储在工作存储器中。
4、权利要求3的数据处理***，其中在从OneNAND内部缓冲存储器到加速缓冲器的数据传输期间，执行从加速缓冲器到DMA控制器的数据传输、以及从DMA控制器缓冲器到工作存储器的数据传输。
5、权利要求4的数据处理***，其中加速缓冲器和DMA控制器缓冲器包括第一先入先出(FIFO)存储器。
6、权利要求1的数据处理***，还包括中央处理单元(CPU)，其中第一存储器控制器还包括用于存储CPU提供的命令和地址的寄存器组。
7、权利要求6的数据处理***，其中第一存储器控制器被配置为根据寄存器组中存储的信息来控制OneNAND闪存，以便通过加速缓冲器，在传输数据的第一页的时间帧期间，执行数据的下一页的读取操作。
8、权利要求1的数据处理***，其中第一存储器控制器还包括用于与外部设备通信的改进高性能总线(AHB)接口。
9、权利要求6的数据处理***，其中第一存储器控制器还包括具有缓冲器的直接存储器存取(DMA)控制器，以及其中从加速缓冲器输出的数据被临时存储在DMA控制器缓冲器中。
10、权利要求9的数据处理***，其中通过第二存储器控制器，将在DMA控制器缓冲器中存储的数据提供给工作存储器。
11、一种数据处理***，包括：
OneNAND闪存，其具有内部非易失性存储器、以及临时存储来自内部非易失性存储器的页数据的内部缓冲存储器；以及
控制装置，其用于控制OneNAND闪存的读取操作，以使得将OneNAND内部缓冲存储器中存储的页数据以多个数据单元、依次而不断地通过加速缓冲器而从OneNAND闪存输出到外部设备。
12、权利要求1的数据处理***，还包括具有缓冲器的直接存储器存取(DMA)控制器，其中从加速缓冲器输出的数据被临时存储在DMA控制器缓冲器中。
13、权利要求4的数据处理***，其中加速缓冲器和DMA控制器缓冲器中至少有一个包括先入先出(FIFO)存储器。
14、一种用于从OneNAND闪存提取数据到RAM设备的方法，其中OneNAND闪存包括内部非易失性存储器和用于临时存储来自内部非易失性存储器的数据页的内部缓冲存储器，该方法包括：
控制OneNAND闪存的存储器操作，以使得将缓冲存储器中存储的页数据以多个数据单元依次地从OneNAND闪存输出到RAM，其中在每数据单元的平均时间段内输出全部页数据，该时间段小于从OneNAND闪存读取数据单元的操作和向RAM写入数据单元的操作这两者的时间总和。
15、权利要求14的提取数据的方法，其中将缓冲存储器中存储的页数据以多个数据单元而不断地从OneNAND闪存传输到RAM。
16、权利要求14的提取数据的方法，还包括：临时将数据单元存储在直接存储器存取(DMA)控制器的缓冲器中。
17、权利要求14的提取数据的方法，还包括：临时将数据单元存储在先入先出(FIFO)存储器中。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104461967A (zh) * 2014-12-25 2015-03-25 中国电子科技集团公司第三十八研究所 一种支持同步和异步传输模式的并行数据接口
CN109933293A (zh) * 2019-03-25 2019-06-25 深圳忆联信息***有限公司 基于SpiFlash的数据写入方法、装置和计算机设备
CN110399321A (zh) * 2018-04-25 2019-11-01 爱思开海力士有限公司 存储***及其操作方法
CN110659315A (zh) * 2019-08-06 2020-01-07 上海孚典智能科技有限公司 基于非易失性存储***的高性能非结构化数据库服务

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008090433A (ja) * 2006-09-29 2008-04-17 Toshiba Corp メモリコントローラ、メモリシステム及びデータ転送方法
KR100847021B1 (ko) 2006-10-26 2008-07-17 한국과학기술원 데이터 저장 장치, 데이터 저장 방법 및 그 방법이 기록된컴퓨터로 읽을 수 있는 기록매체
CN101162449B (zh) * 2007-10-08 2010-06-02 福州瑞芯微电子有限公司 Nand flash控制器及其与nand flash芯片的数据交互方法
JP4672742B2 (ja) 2008-02-27 2011-04-20 株式会社東芝 メモリコントローラおよびメモリシステム
US8307180B2 (en) 2008-02-28 2012-11-06 Nokia Corporation Extended utilization area for a memory device
GB2458488C (en) 2008-03-19 2018-09-12 Imagination Tech Ltd Untransformed display lists in a tile based rendering system
US20100161914A1 (en) * 2008-12-23 2010-06-24 Eilert Sean S Autonomous memory subsystems in computing platforms
US9201824B2 (en) * 2009-01-22 2015-12-01 Intel Deutschland Gmbh Method and apparatus for adaptive data chunk transfer
CN101882119B (zh) 2009-05-08 2014-05-14 上海炬力集成电路设计有限公司 与非型闪存控制器及其数据传输方法
US8874824B2 (en) 2009-06-04 2014-10-28 Memory Technologies, LLC Apparatus and method to share host system RAM with mass storage memory RAM
US8176220B2 (en) 2009-10-01 2012-05-08 Oracle America, Inc. Processor-bus-connected flash storage nodes with caching to support concurrent DMA accesses from multiple processors
US9417998B2 (en) * 2012-01-26 2016-08-16 Memory Technologies Llc Apparatus and method to provide cache move with non-volatile mass memory system
US9311226B2 (en) 2012-04-20 2016-04-12 Memory Technologies Llc Managing operational state data of a memory module using host memory in association with state change
US9164804B2 (en) 2012-06-20 2015-10-20 Memory Technologies Llc Virtual memory module
US9116820B2 (en) 2012-08-28 2015-08-25 Memory Technologies Llc Dynamic central cache memory
CA2891355C (en) * 2012-11-20 2022-04-05 Charles I. Peddle Solid state drive architectures
KR102025240B1 (ko) 2013-04-01 2019-11-04 삼성전자주식회사 메모리 시스템 및 메모리 시스템의 동작 방법
WO2014204331A1 (en) * 2013-06-17 2014-12-24 Llc "Topcon Positioning Systems" Nand flash memory interface controller with gnss receiver firmware booting capability
CN105577985B (zh) * 2015-12-29 2019-06-28 上海华力创通半导体有限公司 一种数字图像处理***

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US64575A (en) * 1867-05-07 Improved machine foe washing hides
US245274A (en) * 1881-08-09 Mechanism for and process of extracting oil from oleaginous materials
JP3352577B2 (ja) * 1995-12-21 2002-12-03 インターナショナル・ビジネス・マシーンズ・コーポレーション 記憶装置
KR100383774B1 (ko) * 2000-01-26 2003-05-12 삼성전자주식회사 공통 인터페이스 방식의 메모리 장치들을 구비한 시스템
JP4049297B2 (ja) * 2001-06-11 2008-02-20 株式会社ルネサステクノロジ 半導体記憶装置
US6678785B2 (en) * 2001-09-28 2004-01-13 M-Systems Flash Disk Pioneers Ltd. Flash management system using only sequential write
US6721820B2 (en) * 2002-05-15 2004-04-13 M-Systems Flash Disk Pioneers Ltd. Method for improving performance of a flash-based storage system using specialized flash controllers
KR100493884B1 (ko) * 2003-01-09 2005-06-10 삼성전자주식회사 시리얼 플래시 메모리에서의 현지 실행을 위한 제어 장치및 그 방법, 이를 이용한 플래시 메모리 칩
KR100634436B1 (ko) * 2004-09-23 2006-10-16 삼성전자주식회사 멀티 칩 시스템 및 그것의 부트코드 페치 방법
KR100551480B1 (ko) * 2004-10-25 2006-02-13 삼성전자주식회사 프로세서와 비휘발성 메모리 사이에 위치하는 메모리장치, 이를 포함한 시스템 및 상기 시스템 내의 데이터송수신 방법
KR100708128B1 (ko) * 2005-04-30 2007-04-17 삼성전자주식회사 낸드 플래시 메모리 제어 장치 및 방법

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104461967A (zh) * 2014-12-25 2015-03-25 中国电子科技集团公司第三十八研究所 一种支持同步和异步传输模式的并行数据接口
CN104461967B (zh) * 2014-12-25 2018-03-06 中国电子科技集团公司第三十八研究所 一种支持同步和异步传输模式的并行数据接口
CN110399321A (zh) * 2018-04-25 2019-11-01 爱思开海力士有限公司 存储***及其操作方法
US11645010B2 (en) 2018-04-25 2023-05-09 SK Hynix Inc. Solid state drive (SSD) memory system improving the speed of a read operation using parallel DMA data transfers
CN109933293A (zh) * 2019-03-25 2019-06-25 深圳忆联信息***有限公司 基于SpiFlash的数据写入方法、装置和计算机设备
CN109933293B (zh) * 2019-03-25 2022-06-07 深圳忆联信息***有限公司 基于SpiFlash的数据写入方法、装置和计算机设备
CN110659315A (zh) * 2019-08-06 2020-01-07 上海孚典智能科技有限公司 基于非易失性存储***的高性能非结构化数据库服务
CN110659315B (zh) * 2019-08-06 2020-11-20 上海孚典智能科技有限公司 基于非易失性存储***的高性能非结构化数据库服务

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