CN103226977B

CN103226977B - 基于fpga的快速nand flash控制器及其控制方法

Info

Publication number: CN103226977B
Application number: CN201310092776.6A
Authority: CN
Inventors: 贾智平; 鞠磊; 申兆岩; 刘鹏
Original assignee: Shandong University
Current assignee: Shandong University
Priority date: 2013-03-21
Filing date: 2013-03-21
Publication date: 2016-10-05
Anticipated expiration: 2033-03-21
Also published as: CN103226977A

Abstract

本发明公开了基于FPGA的快速NAND FLASH控制器及其控制方法，包括指令寄存器、可编程状态机和ECC纠错检错逻辑模块，所述控制器还包括buffer阵列，所述buffer阵列中包含若干个buffer模块，所述BUFFER阵列中包含片选逻辑。所述NAND FLASH控制器通过SRAM接口与主控制器连接。所述NAND FLASH控制器通过NAND FLASH接口与NAND FLASH芯片连接，所述NAND FLASH控制器采用流水线方式进行数据存储。本发明的有益效果：它具有减少在存储过程中对主控制器的占用时间，提高主控制器的释放速度，从而提高效率节省能耗优点。

Description

基于FPGA的快速NAND FLASH控制器及其控制方法

技术领域

本发明涉及NAND FLASH控制器的设计领域，尤其涉及基于FPGA的快速NANDFLASH控制器及其控制方法。

背景技术

FLASH，又称闪存，它结合了ROM和RAM的优势，不仅具备EEPROM电子可擦出可编程的性能，还具有NVRAM可以快速读取数据的优势，具有体积小、功耗低、速度快、非易失等特点，广泛的应用于嵌入式领域，如数字家电，手机等。近年来，FLASH的应用领域获得了极大的扩展，尤其是在嵌入式领域以及大容量高速数据存储领域。

FLASH按其内部架构主要分为NOR和NAND两类，两者的区别主要体现在读写速度、擦除性能、密度、成本、使用寿命等方面。NOR FLASH源于传统的EPROM器件，程序和数据可存放在同一芯片上，具有独立的数据和地址总线，随机读取速度快，能够直接执行程序代码，可靠性高。而NAND FLASH没有单独的地址和数据总线，实现串行读取，以页为单位进行读、写操作，页大小通常为2K字节，以块为单位进行擦出，一块通常包括32或64页。与NOR FLASH相比，NAND FLASH的读取速度稍慢，但擦写速度却快很多，并且在容量、使用寿命、成本上也有较大优势。NAND FLASH复用地址线和数据线，因此在编程上较NOR FLASH复杂。NOR FLASH的成本较高，一般用于启动代码的存储，而NAND FLASH主要用于大容量数据的存储，另外在NAND FLASH中存在位反转现象，因此在使用时，一般同时使用ECC(Error Checking and Correcting)校验算法完成对数据的纠错。

在嵌入式设备中，多采用NAND FLASH用来进行大数据的存储，在存储过程中对NANDFLASH的基本操作有：块擦除、读页、写页、读状态、读ID和复位操作；由于NAND FLASH数据总线和地址总线复用，接口复杂，不易操作，因此需要设计NAND FLASH控制器将复杂不易操作的NAND FLASH接口转换为简单通用的SRAM接口，目前常见的NAND FLASH控制器大多以将NAND FLASH接口转换为SRAM接口为目的，对嵌入式设备的速度和能耗方面缺少考虑，本发明旨在减少主控制器的占用时间，主控制器的占用时间通过下面的公式进行计算

T_pro＝T_ecc+T_buf+T_nand+ε (1)

其中：

T_ecc＝(P_c*C_s*n)*t_ecc，T_buf＝(P_c*C_s*n)*t_buf，

T_nand＝t_nand*n，

公式中T_pro代表在进行一次NAND FLASH的存储过程中需要占用主控制器的时间，T_ecc代表存储操作过程中数据经过ECC校验模块所耗费的时间，T_buf代表数据经过缓存模块需要的时间，T_nand代表数据进入NAND FLASH所花费的时间，ε代表其他部分所需的时间，M_wr代表操作过程中存储的数据大小，P_C为页的大小，n为此次存储共需的页数。

目前大多的NAND Flash控制器以将NAND FLASH接口转换为SRAM接口为目的，而在数据存储的过程中，数据存储到由NAND Flash组成的存储器中的速度要远远小于数据主控制器的处理速度，这样在数据存储的过程中就会产生很长对主控制器无必要的占用时间，从而也会降低***的整体效率增加***能耗。

目前其他的NAND Flash控制器虽然也存在buffer，但都只有一个或两个，主要针对NANDFlash以页为读写单位的特性和ECC检验而设计的。

中国专利(申请号：200910019044.8，专利名称：一种提高SSD随机写性能的方法)，该专利虽然提到了采用buffer进行缓冲数据，但是并没有其buffer尽是用来存储一页数据以便进行ECC校验，并没有提到buffer阵列的概念，也不能利用buffer对所要存储的数据统一缓存，加快主控制器的释放速度。

中国专利(申请号：200910200245.8，专利名称：一种多通道共享数据缓存区的NAND flash控制器电路)，该专利虽然提到了缓存数据的思想但是其主要目的是让多个NAND FLASH共享缓冲区(buffer)，从而通过减少buffer的个数来减少NAND FLASH控制器的面积，而本专利正好与其相反，通过添加buffer阵列的方式加快对主控制器的释放速度。

目前存在的NAND FLASH控制器大多关注在如何将接口复杂不易操作的NAND FLASH接口转换为SRAM接口，或减少控制器的数据缓存区容量降低控制器芯片设计面积。

发明内容

本发明的目的就是为了解决上述问题，提供一种基于FPGA的快速NAND FLASH控制器及其控制方法，它具有减少在存储过程中对主控制器的占用时间，提高主控制器的释放速度，从而提高效率节省能耗优点。

为了实现上述目的，本发明采用如下技术方案：

基于FPGA的快速NAND FLASH控制器，包括指令寄存器、可编程状态机和ECC纠错检错逻辑模块，所述控制器还包括buffer阵列，所述buffer阵列中包含若干个buffer模块，所述buffer阵列中包含片选逻辑，所述NAND FLASH控制器采用流水线方式进行数据存储。

所述NAND FLASH控制器通过SRAM接口与主控制器连接。

所述NAND FLASH控制器通过NAND FLASH接口与NAND FLASH芯片连接。

基于FPGA的快速NAND FLASH控制器所采用的控制方法，主要分为如下步骤:

步骤(1)：采用流水线的方式对NAND FLASH控制器加速；

步骤(2)：当一个buffer模块存储完毕后，继续选取其他buffer模块存储后续数据；

步骤(3)：当数据传输完毕或所有的buffer模块满时，释放主控制器，由NAND FLASH控制器控制进行将数据由buffer模块存入到NAND FLASH芯片中。

所述步骤(1)中的流水结构如下：

步骤(1-1)：数据从主控制器进入NAND FLASH控制器；

步骤(1-2)：要写入的数据经过ECC纠错检错逻辑模块，计算出校验码；

步骤(1-3)：将数据和检验码存储在由buffer阵列中的片选逻辑选出的buffer模块中。

利用本发明后，对主控制器的占用时间可对公式(1)修改如下：

T_pro＝T_ecc+T_buf+T_cbuf+ε (2)

其中T_cbuf为buffer阵列中片选逻辑需要花费的时间(由于这部分时间很小，在下面的计算中本文对其进行了忽略)，其他符号的含义与公式(1)相同，通过对公式(1)和公式(2)进行对比，我们发现利用本文中提到了NAND FLASH控制器后对主控制器的占用时间中少了T_nand部分，而在进行存储的过程中需要时间最多的也是T_nand部分，故可以看出通过buffer阵列的加入，本发明可以使的主控制器可以以更快的速度对NAND FLASH进行操作，在应用中尽快的释放主处理器，使其执行其它功能以提高处理器的利用率或处于空闲状态以节省能耗。

本发明的有益效果：

1、本发明中设计的新型NAND FLASH控制器不但将复杂不易操作的NAND FLASH接口转换成为简单通用的SRAM接口，并通过加入buffer阵列，使得主控制器可以以近似于SRAM的读取速度来对NAND FLASH进行操作，大大减少了对主控制器的占用时间，加快了主控制器的释放速度，并通过流水线结构抵消了数据进行ECC校验和存入buffer阵列的时间。

2、本发明中的NAND FLASH控制器则主要关注于减少在存储过程中对主控制器的占用时间，通过减少对主控制器的占用时间，提高存储效率并且节省能耗。

3、本专利中提出了在NAND Flash控制器中加入buffer阵列的想法，以增加硬件开销的方式换取存储速度，减少对主控制器的占用时间，在数据存储的过程中，可先将要存储的数据缓存在buffer阵列中，待数据存储在buffer阵列后即可释放主控制器，而后再由NANDFlash控制器控制将数据存储到NAND Flash中。由于buffer阵列采用的材质SRAM的存储速度远大于NAND Flash的存储速度，因此本专利中的NAND Flash控制器通过此种方式可以大大减少对主控制器的占用时间。

4、本专利中加入buffer阵列除了能完成以上功能外更主要的是用于缓存要存储的数据，从而减少对主控制器的占用时间。

附图说明

图1为NAND FLASH控制器结构图；

图2为状态机控制流程；

图3为ECC功能模块；

图4为页编程指令状态图；

图5为页读取指令状态图；

图6为数据流程图；

图7为智能监控***结构图；

图8.1为无buffer阵列的时序图；

图8.2为含buffer阵列的时序图；

图9为流水线结构。

具体实施方式

下面结合附图与实施例对本发明作进一步说明。

本发明在NAND FLASH控制器中加入buffer阵列，在主控制器控制进行数据存储的过程中，将数据暂时缓存在buffer阵列中，进而释放主控制器，NAND FLASH控制器控制数据存入到NAND FLASH中，这样通过加入buffer阵列的消耗本发明中的NAND FLASH控制器可以以接近SRAM的速度为主控制器提供大小为NAND FLASH芯片容量的存储器。

NAND FLASH控制器实现对NAND FLASH芯片的控制和管理，本发明中设计的NANDFLASH控制器主要包括：可编程状态机、指令寄存器组、ECC纠错检错逻辑、buffer阵列，所述buffer阵列中包括m个buffer模块(根据具体应用传输数据大小的不同对m进行调整，m的大小参考存储过程中需要的页数n，当n大于一定的阈值时，m取阈值的大小)。

下面对此控制器进行详细的解释：

1、控制器接口

NAND FLASH控制器一端连接NAND FLASH芯片，具体的接口定义参见NAND FLASH数据手册，与主控制器连接的一端采用SRAM接口，接口定义见表1

表1控制器接口定义

2、指令寄存器

NAND FLASH芯片的操作较SRAM复杂，如SRAM接口只有读取和写入两种主要操作，而NAND FLASH有页编程、页读取、读ID、复位、块擦除和读状态等操作，本设计中在不改变接口的情况下采用16个寄存器组(主要有ID、状态、命令、地址、数据和错误状态信息等寄存器)实现利用SRAM接口对NAND FLASH芯片的控制，寄存器的定义如下表：

3、可编程状态机

NAND FLASH控制器的核心控制部分为可编程状态机，状态机可根据主控制器写入命令寄存器中的命令字来执行相应的操作，状态机的控制流程如附图2：

状态机的控制流程：

1.状态机处于空闲状态，等待主控制器发送命令到命令寄存器com1；

2.若com1为单字节命令，则进入相应的状态执行相关操作，若为双字节命令，则等待主控制器发送命令到命令寄存器com2；

3.对com2命令进行判断，若为双字节命令则进入相应的状态执行操作，否则返回空闲状态。

4.执行完相关的操作后，状态机返回空闲状态，等待后续命令。

4、ECC纠错检错逻辑

ECC模块位于控制器和NAND FLASH之间，ECC模块根据控制器发送的控制信号，无需工作时将收到的信号直接发送给NAND FLASH，需要工作时，根据命令信号，计算并检验ECC，然后传输给NAND FLASH。ECC模块的功能框图如附图3，可分为ECC码生成模块、纠错模块和状态机控制模块。对与NAND FLASH每页的2KB数据，ECC模块会产生12字节的校验码，并存储在每页64字节扩展区(OOB区)的后12个字节。

1)ECC码生成模块

在ECC校验算法中，每512字节数据生成3字节的ECC校验码，分为6bit的列校验码和18bit的行校验码，在NAND FLASH中一般页大小为2048B+64B，其中后64B(OOB区)主要用来存放ECC校验码以及坏块标志等信息。对每页的数据做ECC校验共生成12B的校验码，故在ECC校验码生成模块中有96位的运算寄存器用来存放ECC校验值，分为四组，每组3字节的寄存器，用来保存当前计算出的ECC校验值，每当数据写入时对寄存器的值进行更新，奇偶校验值的计算根据每字节数据的位置及数据本身，生成的12B的校验码存储在每页的后12字节中。

2)纠错模块

在对NAND FLASH进行读操作时，会对读出的数据重新计算ECC码。当控制器读完一页的前2100字节后会读取本页的ECC校验码，读取完成后查错模块会将其与新生成的ECC码做异或运算，若结果为0，则表示没有错误(或是出现了ECC无法检测的错误)；若结果中存在12bit为1，则表示存在一位错误，此时异或的结果即为出错的地址，按位取反即可纠正；若结果中只存在一位为1则表示OOB区出错；其他的情况则表示出现了无法纠正的错误。

3)ECC状态控制模块

ECC状态控制模块控制整个ECC模块的工作时序，并且根据状态信息输出状态信号，由工作流程可分为：读状态、写状态和查错状态。

读状态：当NAND FLASH芯片状态为空闲时，NAND FLASH控制器开始从芯片中读取数据到buffer模块，然后根据数据计算ECC校验码，读取芯片中的校验码进行对比，若有错则记录并修改，操作完成后NAND FLASH芯片返回空闲状态；

写状态：NAND FLASH控制器向NAND FLASH传送数据时，ECC模块产生校验码，获得NAND FLASH的控制权，进入写状态，按照时序向NAND FLASH写入数据、ECC码和命令。

查错状态：当指令寄存器com1中写入命令0x17时进入查错状态，将每页2KB数据产生的错误信息(错误位置、种类)传送给NAND FLASH控制器。

5、缓冲区(buffer)阵列

缓冲区(buffer)为FPGA芯片自带的块RAM，位于ECC检错纠错模块和NAND FLASH芯片之间，主要是用来存储要写入NAND FLASH的数据，每个缓冲区的大小为NAND FLASH一页的大小即2112B。在NAND FLASH控制器中，buffer模块的块数m可以根据具体的应用进行改变，当需要的buffer模块块数大于硬件环境中设定的阈值时，m取此阈值，在buffer阵列中存在片选逻辑监控各buffer模块的状态并选择buffer模块进行操作。利用buffer阵列对NAND FLASH芯片进行页编程流程图如附图4所示。数据通过ECC校验进入buffer模块，并在校验完成时将校验码存入buffer模块，另外在等待buffer模块中的数据移入NANDFLASH的过程中，主控制器继续将剩余数据经过ECC模块存入到其他的buffer模块中去。

同样在对NAND FLASH执行页读取指令时，也需要buffer模块进行缓存，页读取指令的状态图如附图5所示。

在进行数据的读取的过程中，将要读取的数据预先存储在buffer阵列中，当读取完毕或buffer阵列满时，触发中断，主控制器从buffer模块中读取数据。

在进行NAND FLASH芯片的存储操作时数据流程图如附图6所示。

下面以智能监控***为背景，***结构图如附图7，以此***在工作中存储一幅20KB的图片存储为例，讲述本发明在利用FPGA进行实现过程中的详细情况。

在本发明的实现中，使用200MHZ的时钟，时钟周期为5ns。数据在经过ECC校验模块计算校验码时只需要将传输的数据与ECC模块中的运算寄存器相异或，运算速度很快，在5ns之内可以完成，故ECC模块传输2KB数据需要耗时2048*5ns＝10.24μs。NAND FLASH控制器中的buffer阵列采用的是FPGA内部的块RAM，在5ns内也可以完成8bit数据的传输，因此buffer阵列完成一页数据的传输需要2048*5ns＝10.24μs。另由NAND FLASH的数据手册知，对NAND FLASH写入一页数据需要200μs。

若不存在buffer阵列，而是与一般的NAND FLASH控制器那样仅由一个或两个buffer模块进行数据的缓存，向NAND FLASH存储一页数据需要耗时10.24μs+10.24μs+200μs＝220.48μs，忽略其它的操作的时间，连续存储20KB的图片利用公式(1)进行计算共需要占用主控制器时间10*(10.24μs+10.24μs+200μs)＝2204.8μs；而利用本发明中提出的NAND FLASH控制器，在进行图像的传输时，先将数据利用buffer阵列中的片选逻辑存储在buffer阵列(由于对20K的图像进行传输共需要10page，故此处m取10)中，然后由NAND FLASH控制器控制数据写入到NAND FLASH芯片中，这样就可以提早释放主控制器，执行其它的操作，此时传输图像到buffer阵列共需占用主控制器时间(10.24μs+10.24μs)*10＝204.8μs，可节省时间2000μs，从主控制器的角度来看，传输速度提高了约10倍，时序图如附图8.1、8.2。

通过以上两时序图的对比可以看出，通过在NAND FLASH控制器中加入buffer阵列，提供给主控制器的存储速度得到了很大的提高，从而将主控制器尽早的从NAND FLASH的读写中是释放出来，提高***的效率。

另外在本设计中进行数据存储时，可采用流水线结构实现，由附图7可看出，数据存储流程可划分为三部分：数据由主控制器进入ECC模块、数据由ECC模块进入buffer阵列、数据由buffer阵列进入NAND FLASH芯片，它们所使用的硬件资源各不相同，故可用流水的方式进行操作。

流水线设计如附图9所示，通过对上述流水线的分析，可以看出，在NAND FLASH控制器控制进行数据的存储时同时可进行数据的ECC校验和buffer阵列的存储，这样，在存储20KB图片的过程中共花费时间200μs*10+10.24μs+10.24μs＝2020.48μs，抵消了数据进行ECC校验和存入buffer阵列的时间，与不使用流水线结构相比，整个存储过程共节省时间184.32μs。

综上，本发明中设计的新型NAND FLASH控制器不但将复杂不易操作的NANDFLASH接口转换成为简单通用的SRAM接口，并通过加入buffer阵列，使得主控制器可以以近似于SRAM的读取速度来对NAND FLASH进行操作，大大减少了对主控制器的占用时间，加快了主控制器的释放速度，并通过流水线结构抵消了数据进行ECC校验和存入buffer阵列的时间。以本发明的实现中，传输一幅20KB的图像为例，通过在NAND FLASH控制器中加入10块SRAM组成buffer阵列使主控制器的释放提前了2000μs，同时屏蔽掉了ECC校验和数据进入buffer阵列的时间，以有限的硬件资源为代价使得整个存储过程的时间大大减小，使整个***的性能得到了优化。

上述虽然结合附图对本发明的具体实施方式进行了描述，但并非对本发明保护范围的限制，所属领域技术人员应该明白，在本发明的技术方案的基础上，本领域技术人员不需要付出创造性劳动即可做出的各种修改或变形仍在本发明的保护范围以内。

Claims

1.基于FPGA的快速NAND FLASH控制器所采用的控制方法，其特征是，

所述基于FPGA的快速NAND FLASH控制器，包括指令寄存器、可编程状态机和ECC纠错检错逻辑模块，所述控制器还包括buffer阵列，所述buffer阵列中包含若干个buffer模块，所述buffer阵列中包含片选逻辑，所述NAND FLASH控制器采用流水线方式进行数据存储；所述NAND FLASH控制器通过SRAM接口与主控制器连接；所述NAND FLASH控制器通过NAND FLASH接口与NAND FLASH芯片连接；

所述控制方法分为如下步骤：

步骤(1)：采用流水线的方式对NAND FLASH控制器加速；所述步骤(1)中的流水结构如下：

步骤(1-1)：数据从主控制器进入NAND FLASH控制器；

步骤(1-3)：将数据和检验码存储在由buffer阵列中的片选逻辑选出的buffer模块中；

步骤(3)：当数据传输完毕或所有的buffer模块满时，释放主控制器，由NAND FLASH控制器控制进行将数据由buffer模块存入到NAND FLASH芯片中；

对主控制器的占用时间：

T_pro＝T_ecc+T_buf+T_cbuf+ε (2)

其中T_cbuf为buffer阵列中片选逻辑需要花费的时间，T_pro代表在进行一次NAND FLASH的存储过程中需要占用主控制器的时间，T_ecc代表存储操作过程中数据经过ECC校验模块所耗费的时间，T_buf代表数据经过缓存模块需要的时间，ε代表其他部分所需的时间。