CN115117158A - 一种具有空心栅极的vdmos及制备方法 - Google Patents
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Abstract
本发明提供一种具有空心栅极的VDMOS及制备方法，基于栅氧化层、栅多晶硅层、第一氧化硅硬掩膜层、空栅多晶硅层、第二氧化硅硬掩膜层及氮化硅层，最终可形成位于半导体基底上自下而上叠置的栅氧化层及呈环状的空心栅多晶硅层，通过空心栅多晶硅层可有效降低栅氧化层电容，且氮化硅层的厚度可决定形成的空心栅多晶硅层的CD，空心栅多晶硅层的CD可决定空心的CD，在采用常规栅极光罩时也可制备具有较小CD尺寸的空心栅，从而可降低制造成本。
Description
技术领域
本发明涉及半导体领域，尤其涉及一种具有空心栅极的VDMOS及制备方法。
背景技术
VDMOS（Vertical Double Diffused Metal Oxide Semiconductor，垂直双扩散金属氧化物晶体管）因其工作频率高、热稳定性好及驱动电路简单等优点而被广泛应用。
VDMOS中存在两大类电容，PN结电容和栅氧化层电容，其中，PN结电容中的介质是耗尽层，因为耗尽层的厚度会随电压的大小的改变而改变，所以PN结电容是随电压变化而变化的，而栅氧化层电容中的介质的厚度不会随电压变而变，因此栅氧化层电容是个固定电容，如何有效降低栅氧化层电容，是目前VDMOS急需解决的问题。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种具有空心栅极的VDMOS及制备方法，用于解决现有技术中难以有效降低栅氧化层电容的问题。
为实现上述目的及其他相关目的，本发明提供一种具有空心栅极的VDMOS的制备方法，包括以下步骤：
提供半导体基底；
于所述半导体基底上形成自下而上叠置的栅氧化层、栅多晶硅层、第一氧化硅硬掩膜层、空栅多晶硅层及第二氧化硅硬掩膜层；
刻蚀所述第二氧化硅硬掩膜层，于所述第二氧化硅硬掩膜层中形成贯穿所述第二氧化硅硬掩膜层的空栅刻蚀窗口；
刻蚀所述空栅多晶硅层，形成显露所述第一氧化硅硬掩膜层的第一凹槽，并显露所述空栅多晶硅层的顶面；
形成氮化硅层，并采用无光阻干法刻蚀所述氮化硅层，形成包覆所述空栅多晶硅层的侧壁的呈环状的空栅极侧壁；
去除所述空栅多晶硅层；
刻蚀所述第一氧化硅硬掩膜层，显露所述栅多晶硅层；
刻蚀所述栅多晶硅层，形成贯穿所述栅多晶硅层的第二凹槽，制备呈环状的空心栅多晶硅层。
可选地，刻蚀所述栅多晶硅层后，形成的所述空心栅多晶硅层的顶面保留有一定厚度的所述第一氧化硅硬掩膜层。
可选地，形成的所述空心栅多晶硅层的形貌包括圆环形或方环形。
可选地，刻蚀所述空栅多晶硅层时，先于所述空栅多晶硅层的顶面保留一定厚度的所述第二氧化硅硬掩膜层，而后通过HF 湿法刻蚀，去除保留的所述第二氧化硅硬掩膜层，以显露所述空栅多晶硅层的顶面。
可选地，所述氮化硅层的厚度为50nm~70nm，所述空心栅多晶硅层的空心CD为120nm~160 nm，所述空心栅多晶硅层的CD为40nm~65nm。
可选地，制备的所述VDMOS包括N型VDMOS或P型VDMOS。
本发明还提供一种具有空心栅极的VDMOS，所述VDMOS包括：
半导体基底；
栅氧化层及呈环状的空心栅多晶硅层，所述栅氧化层及所述空心栅多晶硅层自下而上叠置于所述半导体基底上。
可选地，所述空心栅多晶硅层的顶面具有一定厚度的第一氧化硅硬掩膜层。
可选地，所述空心栅多晶硅层的形貌包括圆环形或方环形；所述空心栅多晶硅层的空心CD为120nm~160 nm，所述空心栅多晶硅层的CD为40nm~65nm。
可选地，所述VDMOS包括N型VDMOS或P型VDMOS。
如上所述，本发明的具有空心栅极的VDMOS及制备方法，基于栅氧化层、栅多晶硅层、第一氧化硅硬掩膜层、空栅多晶硅层、第二氧化硅硬掩膜层及氮化硅层，最终可形成位于半导体基底上自下而上叠置的栅氧化层及呈环状的空心栅多晶硅层，通过空心栅多晶硅层可有效降低栅氧化层电容，且氮化硅层的厚度可决定形成的空心栅多晶硅层的CD，空心栅多晶硅层的CD可决定空心的CD，在采用常规栅极光罩时也可制备具有较小CD尺寸的空心栅，从而可降低制造成本。
附图说明
图1显示为现有技术中VDMOS处于关断状态下的内部电容分布图。
图2显示为本发明实施例中制备具有空心栅极的VDMOS的工艺流程图。
图3显示为本发明实施例中半导体基底的结构示意图。
图4显示为本发明实施例中形成第二氧化硅硬掩膜层后的结构示意图。
图5显示为本发明实施例中形成图形化的光刻胶后的结构示意图。
图6显示为本发明实施例中刻蚀第二氧化硅硬掩膜层后的结构示意图。
图7显示为本发明实施例中刻蚀空栅多晶硅层后的结构示意图。
图8显示为本发明实施例中去除第二氧化硅硬掩膜层后的结构示意图。
图9显示为图8的俯视结构示意图。
图10显示为本发明实施例中形成氮化硅层后的结构示意图。
图11显示为本发明实施例中形成呈环状的空栅极侧壁的结构示意图。
图12显示为本发明实施例中去除空栅多晶硅层后的结构示意图。
图13显示为图12的俯视结构示意图。
图14显示为本发明实施例中刻蚀第一氧化硅硬掩膜层后的结构示意图。
图15显示为图14的俯视结构示意图。
图16显示为本发明实施例中刻蚀栅多晶硅层后的结构示意图。
图17显示为图16的俯视结构示意图。
图18显示为本发明实施例中具有空心栅极的VDMOS的结构示意图。
元件标号说明
100-半导体基底；101-第一导电类型衬底；102-第一导电类型外延层；103-第二导电类型柱；104-第一导电类型掺杂区；200-栅氧化层；300-栅多晶硅层；401-第一氧化硅硬掩膜层；402-第二氧化硅硬掩膜层；500-空栅多晶硅；600-光阻；700-氮化硅层；A-区域；S1~S8-步骤。
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
如在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
为了方便描述，此处可能使用诸如“之下”、“下方”、“低于”、“下面”、“上方”、“上”等的空间关系词语来描述附图中所示的一个元件或特征与其他元件或特征的关系。将理解到，这些空间关系词语意图包含使用中或操作中的器件的、除了附图中描绘的方向之外的其他方向。此外，当一层被称为在两层“之间”时，它可以是所述两层之间仅有的层，或者也可以存在一个或多个介于其间的层。
在本申请的上下文中，所描述的第一特征在第二特征“之上”的结构可以包括第一和第二特征形成为直接接触的实施例，也可以包括另外的特征形成在第一和第二特征之间的实施例，这样第一和第二特征可能不是直接接触。
需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，其组件布局型态也可能更为复杂。
如图1示意了VDMOS处于关断状态下的内部电容分布图，从图中可以看出：
1.栅极和源极之间的电容：CgsN+，CgsP；
2.栅极和漏极之间的电容：Cgdox，Cgdbulk；
3.源极和漏极之间的电容：Cds；
4.栅极和金属之间的电容：CgsM。
其中，栅极和漏极之间的电容Cgd是两电容的并联，即1/Cgd=1/Cgdox+1/Cgdbulk，且Cgdox平板电容的面积同栅极的宽度成正比。因此，降低Cgdox的一种有效方法是将栅极做成空心结构，以减小平板电容的面积。
参阅图2，本实施例提供一种具有空心栅极的VDMOS的制备方法，包括以下步骤：
S1：提供半导体基底；
S2：于所述半导体基底上形成自下而上叠置的栅氧化层、栅多晶硅层、第一氧化硅硬掩膜层、空栅多晶硅层及第二氧化硅硬掩膜层；
S3：刻蚀所述第二氧化硅硬掩膜层，于所述第二氧化硅硬掩膜层中形成贯穿所述第二氧化硅硬掩膜层的空栅刻蚀窗口；
S4：刻蚀所述空栅多晶硅层，形成显露所述第一氧化硅硬掩膜层的第一凹槽，并显露所述空栅多晶硅层的顶面；
S5：形成氮化硅层，并采用无光阻干法刻蚀所述氮化硅层，形成包覆所述空栅多晶硅层的侧壁的呈环状的空栅极侧壁；
S6：去除所述空栅多晶硅层；
S7：刻蚀所述第一氧化硅硬掩膜层，显露所述栅多晶硅层；
S8：刻蚀所述栅多晶硅层，形成贯穿所述栅多晶硅层的第二凹槽，制备呈环状的空心栅多晶硅层。
本实施例的具有空心栅极的VDMOS的制备方法，基于栅氧化层、栅多晶硅层、第一氧化硅硬掩膜层、空栅多晶硅层、第二氧化硅硬掩膜层及氮化硅层，最终可形成位于半导体基底上自下而上叠置的栅氧化层及呈环状的空心栅多晶硅层，通过空心栅多晶硅层可有效降低栅氧化层电容，且氮化硅层的厚度可决定形成的空心栅多晶硅层的关键尺寸(Critical Dimension，简称CD)，空心栅多晶硅层的CD可决定空心的CD，在采用常规栅极光罩时也可制备具有较小CD尺寸的空心栅，从而可降低制造成本。
以下结合附图3~图18，对有关所述VDMOS的制备及结构进行介绍。
作为示例，所述VDMOS可为N型或所述VDMOS为P型。
具体的，以下所称第一导电类型可为N型，对应的所述第二导电类型为P型；或所述第一导电类型为P型，对应的所述第二导电类型为N型。
本实施例中，所述第一导电类型所采用的为N型，第二导电类型为P型，以制备N型所述VDMOS，但并非局限于此，在另一实施例中，所述第一导电类型也可为P型，以及所述第二导电类型也可为N型，此处不作过分限制。
首先，参阅图3，执行步骤S1，提供半导体基底100。
具体的，本实施例中，所述半导体基底100包括第一导电类型衬底101、第一导电类型外延层102、第二导电类型柱103及第一导电类型掺杂区104，其中，所述第一导电类型衬底101的材质可为硅（Si）、锗硅（SiGe）、氮化镓（GaN）或碳化硅（SiC）等掺杂半导体材料，具体种类可根据需要进行选择，此处不作过分限制。
其中，可采用多次外延和植入掺杂的方式形成所述第一导电类型外延层102及第二导电类型柱103，以及在重复进行外延沉积生长及离子注入的步骤后，继续形成第一导电类型外延层及位于所述第一导电类型外延层中的第一导电类型掺杂区104，以为后续器件的制备做准备。所述半导体基底100的尺寸可包括4英寸、6英寸、8英寸及12英寸中的一种，关于所述半导体基底100的尺寸、材质、结构及制备工艺可根据具体需要进行选择，此处不作过分限制。
接着，参阅图4，执行步骤S2，于所述半导体基底100上形成自下而上叠置的栅氧化层200、栅多晶硅层300、第一氧化硅硬掩膜层401、空栅多晶硅层500及第二氧化硅硬掩膜层402。
其中，可先淀积高温栅氧化层，如氧化硅层，作为栅极介电层，而后淀积掺杂磷的无定形硅以形成所述栅多晶硅层300，作为栅导电层，以降低栅极的电阻，接着采用PECVD法等淀积氧化硅形成用作硬掩膜的第一氧化硅硬掩膜层401，而后淀积无掺杂的无定形硅以形成空栅多晶硅层500，用作形成空栅极，而后CVD 淀积氧化硅形成用作硬掩膜的所述第二氧化硅硬掩膜层402。
接着，参阅图5及图6，执行步骤S3，刻蚀所述第二氧化硅硬掩膜层402，于所述第二氧化硅硬掩膜层402中形成贯穿所述第二氧化硅硬掩膜层402的空栅刻蚀窗口。
具体的，参阅图5，先于所述第二氧化硅硬掩膜层402上进行光阻涂布、曝光及显影，形成图形化的光阻600，接着，可基于图形化的所述光阻600，对所述第二氧化硅硬掩膜层402进行刻蚀，如干法刻蚀，以于所述第二氧化硅硬掩膜层402中形成贯穿所述第二氧化硅硬掩膜层402且显露所述空栅多晶硅层500的所述空栅刻蚀窗口，并去除所述光阻600，进行灰化和湿法清洗，如图6。
接着，参阅图7~图9，执行步骤S4，刻蚀所述空栅多晶硅层500，形成显露所述第一氧化硅硬掩膜层401的第一凹槽，并显露所述空栅多晶硅层500的顶面。
具体的，在对所述空栅多晶硅层500进行刻蚀时，优选于所述空栅多晶硅层500的顶面保留一定厚度的所述第二氧化硅硬掩膜层402，以保护所述空栅多晶硅层500侧边的直角形貌，如图7，而后可通过HF 湿法刻蚀，去除保留的所述第二氧化硅硬掩膜层402，以显露所述空栅多晶硅层500的顶面，如图8及图9所示，其中图9为图8的俯视结构示意图。
接着，参阅图10及图11，执行步骤S5，形成氮化硅层700，并采用无光阻干法刻蚀所述氮化硅层700，形成包覆所述空栅多晶硅层500的侧壁的呈环状的空栅极侧壁。
具体的，如图10，可先进行氮化硅层700沉积，包裹住所述空栅多晶硅层500，接着进行无光阻干法刻蚀，如图11，形成包覆所述空栅多晶硅层500的侧壁的呈环状的空栅极侧壁。
接着，参阅图12及图13，执行步骤S6，去除所述空栅多晶硅层500。
具体的，可先用稀HF（1:200）去除表面氧化物，再用氨水去除所述空栅多晶硅层500，保留呈环状的空栅极侧壁，图13示意为图12的俯视结构示意图。
接着，参阅图14及图15，执行步骤S7，刻蚀所述第一氧化硅硬掩膜层401，显露所述栅多晶硅层300。
接着，参阅图16及图17，执行步骤S8，刻蚀所述栅多晶硅层300，形成贯穿所述栅多晶硅层300的第二凹槽，制备呈环状的空心栅多晶硅层。
作为示例，刻蚀所述栅多晶硅层300后，优选形成的所述空心栅多晶硅层的顶面保留有一定厚度的所述第一氧化硅硬掩膜层401，以对所述栅多晶硅层300的顶面进行保护。其中，形成的所述空心栅多晶硅层的形貌可包括圆环形或方环形。
作为示例，所述氮化硅层700的厚度可为50nm~70nm，所述空心栅多晶硅层的空心CD可为120nm~160 nm，所述空心栅多晶硅层的CD可为40nm~65nm。
具体的，所述氮化硅层700的厚度可为50nm、60nm、70nm等，所述空心栅多晶硅层的空心CD可为120nm、130nm、150nm、160 nm等，所述空心栅多晶硅层的CD可为40nm、50nm、60nm、65nm等。其中，所述氮化硅层700的厚度决定形成的空心栅的CD，空栅极的CD决定了空心的CD。本实施例采用130 nm的栅极光罩，淀积60 nm厚的所述氮化硅层700，以空白晶圆为对象，控制工艺，最终可形成回形图案，且空心栅的空心CD约140nm，栅极CD约为55nm的VDMOS，关于所述氮化硅层700的厚度及形貌，可根据需要进行选择。
进一步的，还可包括形成第二导电类型阱区、第一导电类型源区、欧姆接触区、层间介质层、源极金属层及漏极金属层的步骤，以形成VDMOS器件，具体制备方法，此处不作过分限制。如图18所示，本实施例在所述VDMOS器件的A区域形成空心，从而可有效降低栅氧化层电容。
本实施例还提供一种具有空心栅极的VDMOS，所述VDMOS可采用上述制备方法制备，但并非局限于此，本实施例中，直接采用上述制备工艺制备所述VDMOS，从而关于制备方法此处不作赘述。
具体的，所述VDMOS包括半导体基底100、栅氧化层200及呈环状的空心栅多晶硅层，所述栅氧化层200及所述空心栅多晶硅层自下而上叠置于所述半导体基底100上。
作为示例，所述空心栅多晶硅层的顶面具有一定厚度的第一氧化硅硬掩膜层401，以对所述空心栅多晶硅层的顶面进行保护。
作为示例，所述空心栅多晶硅层的形貌包括圆环形或方环形；所述空心栅多晶硅层的空心CD为120nm~160 nm，所述空心栅多晶硅层的CD为40nm~65nm。
具体的，本实施例所述空心栅多晶硅层的空心CD可为120nm、130nm、150nm、160 nm等，所述空心栅多晶硅层的CD可为40nm、50nm、60nm、65nm等。
作为示例，所述VDMOS可为N型VDMOS或P型VDMOS，此处不作过分限制。
综上所述，本发明的具有空心栅极的VDMOS及制备方法，基于栅氧化层、栅多晶硅层、第一氧化硅硬掩膜层、空栅多晶硅层、第二氧化硅硬掩膜层及氮化硅层，最终可形成位于半导体基底上自下而上叠置的栅氧化层及呈环状的空心栅多晶硅层，通过空心栅多晶硅层可有效降低栅氧化层电容，且氮化硅层的厚度可决定形成的空心栅多晶硅层的CD，空心栅多晶硅层的CD可决定空心的CD，在采用常规栅极光罩时也可制备具有较小CD尺寸的空心栅，从而可降低制造成本。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。
Claims (10)
1.一种具有空心栅极的VDMOS的制备方法，其特征在于，包括以下步骤：
提供半导体基底；
于所述半导体基底上形成自下而上叠置的栅氧化层、栅多晶硅层、第一氧化硅硬掩膜层、空栅多晶硅层及第二氧化硅硬掩膜层；
刻蚀所述第二氧化硅硬掩膜层，于所述第二氧化硅硬掩膜层中形成贯穿所述第二氧化硅硬掩膜层的空栅刻蚀窗口；
刻蚀所述空栅多晶硅层，形成显露所述第一氧化硅硬掩膜层的第一凹槽，并显露所述空栅多晶硅层的顶面；
形成氮化硅层，并采用无光阻干法刻蚀所述氮化硅层，形成包覆所述空栅多晶硅层的侧壁的呈环状的空栅极侧壁；
去除所述空栅多晶硅层；
刻蚀所述第一氧化硅硬掩膜层，显露所述栅多晶硅层；
刻蚀所述栅多晶硅层，形成贯穿所述栅多晶硅层的第二凹槽，制备呈环状的空心栅多晶硅层。
2.根据权利要求1所述的具有空心栅极的VDMOS的制备方法，其特征在于：刻蚀所述栅多晶硅层后，形成的所述空心栅多晶硅层的顶面保留有一定厚度的所述第一氧化硅硬掩膜层。
3.根据权利要求1所述的具有空心栅极的VDMOS的制备方法，其特征在于：形成的所述空心栅多晶硅层的形貌包括圆环形或方环形。
4.根据权利要求1所述的具有空心栅极的VDMOS的制备方法，其特征在于：刻蚀所述空栅多晶硅层时，先于所述空栅多晶硅层的顶面保留一定厚度的所述第二氧化硅硬掩膜层，而后通过HF 湿法刻蚀，去除保留的所述第二氧化硅硬掩膜层，以显露所述空栅多晶硅层的顶面。
5.根据权利要求1所述的具有空心栅极的VDMOS的制备方法，其特征在于：所述氮化硅层的厚度为50nm~70nm，所述空心栅多晶硅层的空心CD为120nm~160 nm，所述空心栅多晶硅层的CD为40nm~65nm。
6.根据权利要求1所述的具有空心栅极的VDMOS的制备方法，其特征在于：制备的所述VDMOS包括N型VDMOS或P型VDMOS。
7.一种具有空心栅极的VDMOS，其特征在于，所述VDMOS包括：
半导体基底；
栅氧化层及呈环状的空心栅多晶硅层，所述栅氧化层及所述空心栅多晶硅层自下而上叠置于所述半导体基底上。
8.根据权利要求7所述的具有空心栅极的VDMOS，其特征在于：所述空心栅多晶硅层的顶面具有一定厚度的第一氧化硅硬掩膜层。
9.根据权利要求7所述的具有空心栅极的VDMOS，其特征在于：所述空心栅多晶硅层的形貌包括圆环形或方环形；所述空心栅多晶硅层的空心CD为120nm~160 nm，所述空心栅多晶硅层的CD为40nm~65nm。
10.根据权利要求7所述的具有空心栅极的VDMOS，其特征在于：所述VDMOS包括N型VDMOS或P型VDMOS。
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