CN1941171A - 延迟锁定回路电路 - Google Patents

Abstract

本发明提供一种延迟锁定回路，其通过使用具有比DLL输出时钟的相位更提前的相位的输出时钟，来增加延迟锁定回路的操作裕度。时钟延迟补偿块接收外部时钟信号，进而产生第一多时钟及第二多时钟。相位控制块比较该第一多时钟与该第二多时钟，以产生控制移位操作的相位控制信号。多相延迟控制块基于该相位控制信号来执行移位操作，以控制该时钟延迟补偿块。

Description

延迟锁定回路电路

技术领域

本发明涉及一种延迟锁定回路电路；更具体地说，本发明涉及一种用于根据诸如压力或温度的操作条件来控制同步动态随机存取存储器(SDRAM)中的延迟锁定回路电路的输出的存储器装置。

背景技术

通常，延迟锁定回路(DLL)是用于通过使用外部输入时钟信号来控制从诸如动态随机存取存储器(DRAM)的半导体存储器装置至外部装置的输出数据的时序的电路。为了从半导体存储器装置传输数据至芯片集或CPU而无任何错误，该半导体存储器装置的输出与从该芯片集或该CPU所产生的时钟信号同步。

当时钟信号传输至半导体存储器装置中的内部控制块/从半导体存储器装置中的内部控制块传输时，该时钟信号由于其中的输入时钟缓冲器、线路负载、数据输出缓冲器及其它块而延迟。因此，外部时钟信号与该半导体存储器装置内部所产生的内部时钟信号之间存在相位差。为了同步该内部时钟信号与该外部时钟信号，DLL用于补偿该相位差。

该DLL补偿由半导体存储器装置中内部块的内部时钟的延迟引起的时钟误差(clock skew)，从而同步从半导体存储器装置的数据输出时序与外部时钟信号。结果，由半导体存储器装置的核心区域所感测的根据内部时钟信号经由数据输出缓冲器的数据输出时序与外部时钟信号同步。

已知DLL电路可分类为模拟DLL及数字DLL电路。数字DLL电路可为各种建构，包括寄存器控制DLL、混合DLL、同步镜像DLL、估计控制DLL及其类似物。

图1为示出常规延迟锁定回路的方块图。

该常规延迟锁定回路包括输入时钟缓冲器10至20、相位比较器30、延迟线40、虚设(dummy)延迟线50、延迟控制器60、复制模型电路70、时钟信号线80及输出缓冲器90。

包括上升沿时钟缓冲器10及下降沿时钟缓冲器11的输入时钟缓冲器缓冲外部时钟clk及clkb，以产生内部上升时钟rclk及内部下降时钟fclk。该上升沿时钟缓冲器10产生与所输入的时钟clk的上升沿同步的内部上升时钟rclk，且下降沿时钟缓冲器11产生与所输入的时钟clkb的下降沿同步的内部下降时钟fclk。

该相位比较器30比较该内部上升时钟rclk的相位与从复制模型电路70输出的反馈时钟fbclk的相位以检测内部上升时钟rclk与反馈时钟fbclk之间的相位差。为了减少功率消耗，相位比较器30可取代比较内部上升时钟rclk与反馈时钟fbclk，而比较由时钟分频器(未示出)产生、具有低频率的经分频时钟与反馈时钟fbclk。根据比较结果，相位比较器30产生用于控制延迟控制器60的输出信号。该输出信号呈现三种状态之一，即，滞后状态、超前状态及锁定状态。

该延迟控制器60包括多个移位寄存器并且基于从相位比较器30所接收的输出信号来控制延迟线40及虚设延迟线50。该延迟线40在延迟控制器60的控制下延迟该内部上升时钟rclk及该内部下降时钟fclk。同样地，虚设延迟线50延迟该输入时钟缓冲器20的输出时钟，从而将该经延迟时钟传送至复制模型电路70中以产生反馈时钟fbclk。虚设延迟线50的内部结构类似于延迟线40的内部结构，但是当输入经分频时钟时，虚设延迟线50可减少功率消耗。

该复制模型电路70将虚设延迟线50的输出延迟预定量，所述预定量通过模型化时钟传递的延迟量而估计，在外部时钟从外部装置输入后，由外部时钟转换的内部时钟在该时钟传递中被输出至外部装置。该时钟传递包括多个延迟部件，诸如虚设时钟缓冲器、输出缓冲器、时钟分频器等。这些延迟部件确定误差值作为DLL特征。可通过收缩、简化或复制多个延迟部件来模型化复制模型电路70。

时钟信号线80用作时钟驱动器，用于产生驱动信号以基于从延迟线40输出的输出信号POUT来控制该输出缓冲器90。输出缓冲器90将经由数据总线由半导体存储器装置的核心区域输入的数据与驱动信号同步地输出至输出端子。

图2为描绘延迟线40的示意性电路图。

该延迟线40包括多个单位延迟单元元件(unit delay unit cell)UDC1至UDC5及多个NAND(与非)门ND11至ND15。该多个单位延迟单元元件UDC1至UDC5的每个对应于从延迟控制器60输出的多个寄存器信号Reg_n至Reg_0的每个及多个NAND门ND11至ND15的每个。

多个NAND门ND11至ND15的每个执行多个寄存器信号Reg_n至Reg_0的每个与内部上升时钟rclk及内部下降时钟fclk之一的逻辑NAND运算。由于该逻辑NAND运算，基准时钟信号，即内部上升时钟rclk及内部下降时钟fclk之一，输入至接收对应的寄存器信号的单位延迟单元元件中，所述寄存器信号即Reg_n至Reg_0之一且具有逻辑高电位。因此，延迟传递形成于延迟线40的内部。

例如UDC1的每个单位延迟单元元件均包括第一NAND门ND1及第二NAND门ND2。该第一NAND门ND1执行电源电压VDD与对应的NAND门即ND11的输出的逻辑NAND运算；且该第二NAND门ND2执行电源电压VDD与第一NAND门ND1的输出的逻辑NAND运算。由于其它单位延迟单元元件具有相同结构，因此省略其详细描述。

延迟线40可针对内部上升时钟rclk及内部下降时钟fclk包括具有以上所描述的结构的两个延迟线单元。在此情况下，延迟线40可同时对内部上升时钟rclk及内部下降时钟fclk执行延迟补偿操作。结果，可最大化抑制占空率失真。

常规DLL产生仅具有一个相位的DLL输出时钟，且该DLL输出时钟用于控制从半导体存储器装置输出的数据的时序，且用于驱动其中多个控制电路。然而，如果DLL输出时钟的操作裕度在高频率操作或诸如压力、温度或输入电压电位的操作条件的变化下减小，则当具有一个相位的一个DLL输出时钟用于控制多个控制电路时，半导体存储器装置的操作可靠性下降。

发明内容

本发明的一个目的是提供一种半导体存储器装置，其通过使用具有不同于DLL输出时钟的相位的输出时钟来增大延迟锁定回路的操作裕度。

本发明的另一目的为提供一种半导体存储器装置，该半导体存储器装置用于控制以高频率或在诸如压力、温度或输入电压电位的操作条件变化的情况下操作的延迟锁定回路(DLL)电路的输出。

根据本发明的一个方面，提供一种延迟锁定回路，该延迟锁定回路包括时钟延迟补偿块，用于接收从外部输入的时钟信号，从而产生第一多时钟及第二多时钟。相位控制块比较第一多时钟与该第二多时钟，以产生控制移位操作的相位控制信号。多相延迟控制块基于相位控制信号来执行移位操作以控制时钟延迟补偿块。

附图说明

参照结合附图给出的具体实施例的随后的描述，本发明的上述和其它目标及特征将会更好理解，其中：

图1为常规延迟锁定回路的方块图；

图2为延迟线的示意性电路图；

图3为根据本发明的实施例的供半导体存储器装置使用的延迟锁定回路的方块图；

图4为图3中所示出的时钟缓冲器的实施例的示意性电路图；

图5为图3中所示出的相位比较器的实施例的示意性电路图；

图6为描绘图3中所示出的延迟控制器的示意性电路图；

图7为图3中所示出的多相延迟线140的示意性电路图；

图8为图3中所示出的多相延迟控制器130的示意性电路图；

图9为图3中所示出的相位控制器的示意性电路图；以及

图10为图9中所示出的延迟元件的示意性电路图。

具体实施方式

下文中，将参看附图来详细描述根据本发明的具体实施例的存储器装置。

根据本发明的半导体存储器装置具体提供增强的延迟锁定回路(DLL)功能。

图3为示出根据本发明的实施例的供半导体存储器装置使用的延迟锁定回路的方块图。

该延迟锁定回路包括：时钟延迟补偿块、相位控制器180及多相延迟控制器130。该时钟延迟补偿块包括：时钟缓冲器100、101及110、相位比较器120、延迟控制器160、多相延迟线140、虚设延迟线150、复制模型170及输出缓冲器200。

时钟延迟补偿块接收从外部输入的时钟信号clk及clkb，以产生第一多时钟MPCLK及第二多时钟MPOUT。通过接收该第一多时钟MPCLK及该第二多时钟MPOUT，该相位控制器180比较第一多时钟MPCLK与该第二多时钟MPOUT；且基于比较结果，产生相位控制信号sre、src、slo及sle。该相位控制信号sre、src、slo及sle用于控制移位操作。多相延迟控制器130基于该相位控制信号sre、src、slo及sle执行移位操作，从而控制时钟延迟补偿块。

时钟缓冲器100及101接收该时钟信号clk及clkb，且缓冲该时钟信号clk及clkb，以产生上升时钟rclk及下降时钟fclk。该时钟缓冲器包括上升沿时钟缓冲器100及下降沿时钟缓冲器101。通过接收该时钟信号clk及clkb，上升沿时钟缓冲器101产生与时钟信号clk的上升沿同步的上升时钟rclk。同样地，通过接收时钟信号clk及具有与时钟信号clk的相位相反的时钟信号clkb，下降沿时钟缓冲器101产生与时钟信号clk的下降沿同步的下降时钟fclk。

相位比较器120比较上升时钟rclk、下降时钟fclk或两者与反馈内部时钟fbclk，以将比较结果输出至延迟控制器160中。在另一实施例中，相位比较器120接收从时钟分频器(未示出)输出的经分频时钟，且比较该经分频时钟与该反馈内部时钟fbclk，以减少功率消耗。由于从时钟分频器输出的经分频时钟的频率低于上升时钟rclk或下降时钟fclk的频率，故相位比较器120可减少比较操作中的功率消耗。根据比较结果而从相位比较器120输出至延迟控制器60的输出信号表示三种状态之一：超前、滞后或锁定。

基于相位比较器120的比较结果，延迟控制器160执行移位操作，以将寄存器信号Reg_n至Reg_0输出至多相延迟线140及虚设延迟线150，以控制相位延迟量。其中，n为正整数。延迟控制器160包括多个移位寄存器，且该多个移位寄存器可确定多相延迟线140及虚设延迟线150的初始最大或最小相位延迟量。

包括多个双向移位寄存器的多相延迟控制器130根据从相位控制器180输出的相位控制信号sre、sro、slo及sle，来将延迟控制信号oc<1:n>输出至多相延迟线140。相位控制信号包括偶数右移位信号sre及奇数右移位信号sro、偶数左移位信号sle及奇数左移位信号slo。

根据延迟控制信号oc<1:n>及寄存器信号Reg_n至Reg_0，多相延迟线140延迟上升时钟rclk及下降时钟fclk的相位，以产生第一多时钟MPCLK及第二多时钟MPOUT。第一多时钟MPCLK的相位不同于第二多时钟MPOUT的相位。多相延迟线140基于比较结果来延迟上升时钟及下降时钟，以产生第二多时钟MPOUT，以及响应于从多相延迟控制器130输出的延迟控制信号oc<1:n>来产生第一多时钟MPCLK。

由延迟控制器160控制的虚设延迟线150延迟接收时钟信号clk的时钟缓冲器110的输出信号以将经延迟信号输出至复制模型170。复制模型170将虚设延迟线150的输出延迟基于延迟部件而模型化的预定量，以产生反馈内部信号fbclk。

在外部时钟输入与内部时钟输出之间的时钟路径中，除了延迟锁定回路内部的一部分即多相延迟线140，延迟部件还包括多个单元，以将与第二多时钟MPOUT同步的数据输出与外部时钟信号同步。结果，延迟部件的精确模型化确定被视作半导体存储器装置的关键性能因子的误差。对于精确模型化，复制模型170可具有收缩、简化或复制诸如时钟缓冲器、时钟分频器、输出缓冲器及其类似物的延迟部件的结构。

如以上所描述，相位控制器180根据第二多时钟MPOUT及第一多时钟MPCLK产生用于控制多相延迟控制器130的移位操作的相位控制信号sre、src、slo及sle。该相位控制器180可基于诸如制造工艺、电压电位或温度的PVT条件来调整从多相延迟线140输出的第一多时钟MPCLK的相位。

时钟信号线190将来自多相延迟线140的第二多时钟MPOUT传送至输出缓冲器200。该输出缓冲器200接收经由数据总线所传输的数据信号且将该数据信号与该第二多时钟MPOUT同步地向外输出。

图4为描述图3中所示出的时钟缓冲器100或101的实施例的示意性电路图。

该时钟缓冲器100包括具有PMOS晶体管P1及P2、NMOS晶体管N1、N2及N3及反相器IV1的差动放大器。该时钟信号clk及clkb输入至差动放大器的输入端子，即NMOS晶体管N1及N2的栅极。使能信号EN输入至NMOS晶体管N3的栅极以使能差动放大器。PMOS晶体管P1及P2处于NMOS晶体管N1及N2与电源电压VDD之间。在NMOS晶体管N2的漏极处输出的差动放大器的输出信号由反相器IV1反相且产生为上升时钟rclk。

时钟缓冲器101与110具有类似结构。与时钟缓冲器100相比，在时钟缓冲器101中，时钟信号clk及clkb以相反次序输入至差动放大器的输入端子，以产生下降时钟fclk。

图5为图3中所示出的相位比较器120的实施例的示意性电路图。

相位比较器120包括相位比较单元121及移位寄存器控制器125。该相位比较单元121包括多个延迟元件DC1至DC3、多个逻辑NAND门ND16至ND44、多个反相器IV2至IV7、逻辑OR(或)门OR1、逻辑NOR(或非)门NOR1及逻辑AND(与)门AND1。例如DC1的延迟元件将上升时钟rclk及下降时钟fclk延迟预定时间。

相位比较单元121比较反馈内部信号fbclk、上升时钟rclk或下降时钟fclk、及第二多时钟MPOUT，且基于比较结果输出指示超前、滞后、锁定的信息。通过比较信号PC1及PC3确定右移位操作且通过比较信号PC2及PC4确定左移位操作。执行右移位操作及左移位操作以控制多相延迟线140及虚设延迟线150的延迟量。

在相位比较单元121中，延迟元件DC1至DC3将反馈内部信号及上升时钟或下降时钟延迟预定时间。配置为多个逻辑NAND门及多个反相器的逻辑块比较反馈内部信号fbclk、上升时钟rclk或下降时钟fclk、以及从延迟元件DC1至DC3输出的经延迟反馈内部信号及经延迟上升时钟或下降时钟，以输出比较结果。为了缩短锁定操作时间，当上升时钟rclk或下降时钟fclk与反馈内部信号fbclk之间存在大的相位差时，延迟加速模式控制单元接收第二多时钟MPOUT且比较从逻辑块输出的比较结果AC与第二多时钟MPOUT，以使能延迟加速模式。

该相位比较单元121基于第二多时钟MPOUT或上升时钟rclk或下降时钟fclk与反馈内部信号fbclk的比较结果，来确定是否执行移位操作。举例而言，如果使用具有1/8比率的分频器，则通过使用八单位延迟元件来比较两个时钟之间的相位。根据用于右或左移位操作的比较结果使用经分频时钟或未经分频时钟。

响应于从相位比较单元121输出的三种状态，移位寄存器控制器125产生相位比较信号SR1、SR2、SL1及SL2的不同组合。如果信息表示锁定状态，则不启动相位控制信号。

图6为图3中所示出的延迟控制器160的示意性电路图。

配置于多个级中的延迟控制器160包括多个逻辑NOR门NOR2至NOR7、多个逻辑NAND门ND57至ND62、多个逻辑NMOS晶体管N4至N27、及多个反相器IV11至IV16。

例如输出寄存器信号Reg_1的级的每一级均包括反相锁存器、切换单元及逻辑单元。该切换单元包含四个NMOS晶体管，例如N8至N11，以响应于多个相位比较信号SR1、SR2、SL1及SL2来控制左移位或右移位操作。反相锁存器包含例如ND58的逻辑NAND门及例如IV12的反相器，以锁存切换单元的输出。例如NOR3的逻辑单元接收先前级及下一级的输出且执行逻辑运算，进而产生例如Reg_1的寄存器信号。

多个级的逻辑单元响应于多个相位比较信号SR1、SR2、SL1及SL2而执行移位操作且产生寄存器信号Reg_n-1至Reg_0。根据初始条件，延迟控制器160可确定多相延迟线140及虚设延迟线150的最小或最大延迟量。再者，为了执行恰当移位操作，例如避免移位失败(shifting collapse)，延迟控制器160防止多个相位比较信号SR1、SR2、SL1及SL2的交迭。

图7为图3中所示出的多相延迟线140的示意性电路图。

该多相延迟线140包括第一逻辑组合单元141、多个延迟单元元件UDC6至UDC10及输出控制器142。

第一逻辑组合单元141包含多个NAND门以执行上升时钟rclk或下降时钟fclk与寄存器信号Reg_n-1至Reg_0的逻辑运算，以将结果输出至每个延迟单元元件中。因此，通过多个延迟单元元件UDC6至UDC10中接收具有逻辑高电位的寄存器信号的延迟单元元件来形成延迟路径。多个延迟单元元件UDC6至UDC10的每个对应于寄存器信号Reg_n-1至Reg_0的每个。

包含多个逻辑NAND门ND63至ND72的多个延迟单元元件UDC6至UDC10基于第一逻辑组合单元141的输出来控制第二多时钟MPOUT的延迟量。举例而言，延迟单元元件UDC6包括两个逻辑NAND门ND63及ND64。该逻辑NAND门ND63接收电源电压VDD及逻辑NAND门73的输出，且产生至逻辑NAND门ND64的逻辑NAND运算的输出；并且，同样地，逻辑NAND门ND65执行电源电压VDD与逻辑NAND门63的输出的逻辑NAND运算，且将结果输出至输出控制器142及下一延迟单元元件UDC7。最末延迟单元元件UDC10将第二多时钟MPOUT输出至时钟信号线190。延迟单元元件UDC7至10具有类似结构，且因此，不再进一步详细描述。

输出控制器142包括多个传输门T1至Tn及多个反相器IV17至IV20。响应于延迟控制信号oc<n:1>而选择性导通多个传输门的每个，以将从多个延迟单元元件UDC6至UDC10产生的多个信号作为第一多时钟MPCLK输出。其中，n为正整数。

图8为图3中所示出的多相延迟控制器130的示意性电路图。

具有多个级的该多相延迟控制器130包括多个逻辑NOR门NOR8至NOR12、多个逻辑NAND门ND78至ND83、多个NMOS晶体管N28至N51及多个反相器IV21至IV26。多相延迟控制器130的每一级均包括反相锁存器L、切换单元S及第二逻辑单元C。

在输出延迟控制信号oc[n-1]的级中，反相锁存器L具有逻辑NAND门79及反相器IV22。为了初始化，将复位信号输入至该逻辑NAND门79。该切换单元S响应于从相位控制器180所输出的相位控制信号sre、sro、slo、sle而控制反相锁存器L中所锁存的逻辑值。每一级的第二逻辑单元C接收先前级及下一级中的每个第二逻辑单元的输出且执行逻辑运算，进而产生延迟控制信号oc[n-1]。

在切换单元S中，NMOS晶体管N32由偶数右移位信号sre控制，且由先前级的反相锁存器控制的NMOS晶体管N33用于通过NMOS晶体管N32将接地电压供至反相锁存器L。同样地，奇数右移位信号sro控制的NMOS晶体管N34及下一先前的反相锁存器所控制的NMOS晶体管用于将接地电压供至该反相锁存器L。

参看图8，每一级的切换单元S由相位控制信号sre、sro、slo、sle的不同组合：例如sre与sle、sre与slo、sro与sle等，来控制。其中，根据初始条件，多相延迟控制器130可确定多相延迟线140及虚设延迟线150的最小或最大延迟量。再者，为了执行恰当移位操作，例如，避免移位失败，延迟控制器160防止相位控制信号sre、sro、slo、sle出现两逻辑高状态信号交迭。

图9为图3中所示出的相位控制器180的示意性电路图。

该相位控制器180包括相位比较块181、触发器块183及第三逻辑块184。

包括延迟元件182、多个逻辑NAND门ND84至ND90及多个反相器IV27及IV28的相位比较块181比较第一多时钟MPCLK与第二多时钟MPOUT。相位比较块181将该比较结果输出至该第三逻辑块184。

包含多个逻辑NAND门及多个反相器IV29至IV31的触发器块183接收第一多时钟MPCLK且将经触发的多时钟输出至第三逻辑块184。

接收从相位比较块181输出的比较结果及从触发器块183输出的经触发的多时钟，第三逻辑块184执行不同逻辑组合以产生相位控制信号sre、sro、slo、sle。

图10为图9中所示出的延迟元件182的示意性电路图。

延迟元件182包括具有多个反相器IV32及IV33、寄存器R及电容器C的RC延迟元件。该延迟元件182基于寄存器R及电容器C将第二多时钟MPOUT延迟预定时间。

操作描述如下。相位控制器180比较第一多时钟MPCLK的相位与第二多时钟MPOUT的相位，以基于比较结果产生相位控制信号sre、sro、slo及sle的不同组合。相位控制器180具有由模式寄存器组(MRS)或熔丝断路器所设定的预定延迟量。

如先前所描述，偶数右移位信号sre及奇数右移位信号sro用于右移位操作，即，增加多相延迟线140及虚设延迟线150的延迟量。偶数左移位信号sle及奇数左移位信号slo用于左移位操作，即，减少多相延迟线140及虚设延迟线150的延迟量。这些信号即相位控制信号sre、sro、slo及sle的每个以脉冲形状交替产生。

相位控制器180检测第一多时钟MPCLK与第二多时钟MPOUT之间的相位差，且将相位控制信号sre、sro、slo及sle输出至多相延迟控制器130，以控制第一多时钟MPCLK及第二多时钟MPOUT的延迟量。

响应于相位控制信号sre、sro、slo及sle，多相延迟控制器130控制移位操作且将该延迟控制信号oc<1:n>输出至多相延迟线140。

根据延迟控制信号oc<1:n>，多相延迟线140中的多个传输门T1至Tn之一被导通。因此，多相延迟线140产生第一多时钟MPCLK，其具有比从延迟单元元件UDC10输出的第二多时钟MPOUT更提前的相位。此时，当在初始操作期间输入复位信号时，延迟控制信号oc<1>变成逻辑高电位，且响应于相位控制信号sle及slo，第一多时钟MPCLK的相位超前于第二多时钟MPOUT的相位。

根据本发明的实施例的多相延迟线140可根据包括压力、电压电位、温度及类似项的条件予以控制。根据本发明的另一实施例的多相延迟线选择多个延迟控制信号例如oc<1:n>的一个且经由诸如相位控制器的反馈回路将其输出，即，用于反映输出MPCLK与MPOUT的比较结果的反馈回路被消除。可由模式寄存器组MRS及熔丝来选择多个延迟控制信号之一。另外，通过使用模式寄存器组MRS及熔丝，可调整延迟锁定回路中所体现的反馈回路的延迟量。

虽然根据图3中所示出的本发明的实施例，仅从多相延迟线140额外输出一个相位信息，但是根据本发明的另一实施例，通过使用多相延迟线中的传输门T1至T5的多个输出，可产生至少一个相位信息。

如以上所描述，通过使用具有多相的时钟信号，根据本发明的半导体存储器装置可根据高频操作或诸如压力、温度或所输入电压电位的操作条件的变化，来控制延迟锁定回路(DLL)电路的输出，且改良半导体存储器装置中的延迟锁定回路的操作裕度。

本申请含有与分别在2005年9月29日及2005年12月2日在韩国专利局提交的韩国专利申请第KR 2005-0090951及KR 2005-0117134号相关的主题，其全部内容包含于此作为引用。

虽然已参照特定具体实施例描述了本发明，但是本领域技术人员将明白，可在不偏离如权利要求所限定的本发明的精神及范畴情况下，做出各种变化及修改。

Claims (20)

1.一种延迟锁定回路，包含：

时钟延迟补偿块，用于接收从外部输入的时钟信号，以产生第一多时钟及第二多时钟；

相位控制块，用于比较该第一多时钟与该第二多时钟，以产生控制移位操作的相位控制信号；以及

多相延迟控制块，用于基于该相位控制信号来执行该移位操作，以控制该时钟延迟补偿块。

2.如权利要求1的延迟锁定回路，其中该时钟延迟补偿块包括：

时钟缓冲器，用于缓冲该时钟信号以产生上升时钟及下降时钟；

相位比较器，用于比较该上升时钟、该下降时钟与反馈内部时钟，以输出比较结果；

延迟控制器，用于基于该比较结果来执行移位操作，以产生控制相位延迟量的寄存器信号；

多相延迟线，用于基于该比较结果来延迟该上升时钟及该下降时钟以产生该第二多时钟，并且用于响应于从该多相延迟控制块输出的延迟控制信号来产生该第一多时钟，其中该第一多时钟的相位不同于该第二多时钟的相位；

虚设延迟线，用于延迟该时钟缓冲器的输出信号之一；

复制模型，用于将该虚设延迟线的输出延迟基于延迟部件而模型化的预定量，以产生该反馈内部信号；以及

输出缓冲器，用于把经由数据总线输入的数据与该第二多时钟同步，以产生经同步数据。

3.如权利要求2的延迟锁定回路，其中该多相延迟线包括：

第一逻辑组合单元，用于产生该上升时钟或该下降时钟与该寄存器信号的逻辑运算；

多个延迟单元元件，用于基于该第一逻辑组合单元的输出，控制该第二多时钟的延迟量；以及

输出控制器，响应于该延迟控制信号而导通，以将多个延迟单元元件处提供的多个信号作为该第一多时钟输出。

4.如权利要求3的延迟锁定回路，其中该第一逻辑组合单元包括用于执行逻辑NAND运算的多个逻辑NAND门。

5.如权利要求3的延迟锁定回路，其中当该寄存器信号处于逻辑高电位时，该多个延迟单元元件基于该第一逻辑组合单元的该输出，形成输入至预定延迟单元元件的基准时钟信号的延迟路径。

6.如权利要求3的延迟锁定回路，其中该输出控制器包括多个传输门，该多个传输门的每个耦接于每个延迟单元元件与每个输出端子之间且基于该延迟控制信号而导通。

7.如权利要求6的延迟锁定回路，其中，在预定操作时间，该多个传输门之一被截止且该多个传输门中的其它传输门被导通。

8.如权利要求7的延迟锁定回路，其中该传输门的数目由模式寄存器组(MRS)来确定。

9.如权利要求7的延迟锁定回路，其中导通传输门的数目由熔丝断路器来确定。

10.如权利要求9的延迟锁定回路，其中该输出控制器包括多个传输门，该多个传输门的每个耦接于该延迟单元元件之一与每个输出端子之间且基于该延迟控制信号而导通。

11.如权利要求1的延迟锁定回路，其中该多相延迟控制块还包括至少一个双向移位寄存器。

12.如权利要求11的延迟锁定回路，其中该多相延迟控制块包括：

切换单元，用于响应于该相位控制信号而控制左移位或右移位操作；

锁存单元，用于锁存该切换单元的输出；以及

第二逻辑组合单元，用于执行该切换单元的输出的逻辑运算，以产生该延迟控制信号。

13.如权利要求2的延迟锁定回路，其中该相位控制器包括：

相位比较单元，用于比较该第一多时钟与该第二多时钟；

第一触发器单元，用于执行该多时钟的触发操作；以及

第三逻辑组合单元，用于执行该相位比较单元的输出与该第一触发器单元的输出的逻辑运算，以产生该相位控制信号。

14.如权利要求13的延迟锁定回路，其中该相位比较器包括：

延迟元件，用于将该反馈内部信号及该上升时钟或该下降时钟延迟预定时间；

逻辑块，用于比较该反馈内部信号、该上升时钟或该下降时钟、与从该延迟元件输出的经延迟反馈内部信号及经延迟上升时钟或经延迟下降时钟，以输出比较结果；以及

延迟加速模式控制单元，用于基于该比较结果及该第二多时钟来使能延迟加速模式。

15.如权利要求14的延迟锁定回路，其中该延迟元件的延迟量由模式寄存器组(MRS)来确定。

16.如权利要求14的延迟锁定回路，其中该延迟元件的延迟量由熔丝断路器来确定。

17.如权利要求14的延迟锁定回路，其中该延迟元件包括RC延迟部件。

18.如权利要求13的延迟锁定回路，其中该第一触发器单元包括T触发器。

19.如权利要求13的延迟锁定回路，其中该第三逻辑组合单元包括多个逻辑NAND门，该多个逻辑NAND门用于执行该相位比较器的输出与该第一触发器单元的输出的逻辑NAND运算。

20.如权利要求13的延迟锁定回路，其中该相位控制信号包括偶数右移位信号、奇数右移位信号、偶数左移位信号及奇数左移位信号。

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