CN1941170A - 延迟锁定环路电路 - Google Patents

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Abstract

一种具有正常模式和省电模式的存储装置的DLL包括用于对外部时钟信号进行缓冲以输出内部时钟信号的时钟缓冲器。省电模式控制器响应于时钟启用信号而产生省电模式控制信号，以限定该正常模式或该省电模式。源时钟产生单元接收该内部时钟信号，以在该省电模式控制信号的控制下产生DLL源时钟信号。相位更新单元基于该DLL源时钟信号执行相位更新操作，以输出DLL时钟信号。

Description

延迟锁定环路电路
技术领域
本发明涉及一种同步DRAM的延迟锁定环路(DLL)电路；并更具体地，涉及一种用于在半导体装置的低功率操作中、在省电模式中执行稳定操作的DLL电路。
背景技术
诸如双数据速率同步DRAM(DDR SDRAM)的同步半导体存储装置使用与从诸如存储控制器的外部装置输入的外部时钟信号同步地锁定的内部时钟信号，来执行与外部装置的数据传输。参考时钟信号与数据之间的时间同步对于在存储装置与存储控制器之间稳定地传输数据来说是重要的。为了稳定地传输数据，应通过补偿由于每一组件的数据传输与数据加载到总线之间的时间差而不可避免地发生的延迟时间，将数据精确定位在时钟的边缘或中心处。
用于补偿延迟时间的时钟同步电路为锁相环(PLL)或延迟锁定环路(DLL)。若外部时钟信号在频率上与内部时钟信号不同，则必须采用倍频功能。因此，PLL主要用于此情况。相反地，若外部时钟信号在频率上等于内部时钟信号，则使用DLL。DLL电路通过补偿在穿过每一组件的时钟信号被传输至半导体存储装置内部的数据输出端子时发生的时钟延迟成分，来产生内部时钟信号。因此，DLL电路使得用于最终输入/输出数据的时钟信号与外部时钟信号同步。与PLL电路相比，DLL电路具有的优点在于噪声低且可在小面积中实施。因此，DLL电路通常用作半导体存储装置中的同步电路。在不同种类的DLL中，新近的技术提供了一种能够减少锁定第一时钟所花费的时间的由寄存器控制的DLL电路。
由寄存器控制的DLL电路具有能够储存锁定延迟值的寄存器，该DLL电路在电源中断时将锁定延迟值储存于寄存器中，并在电源再次接通时加载储存于寄存器中的锁定延迟值，以使该锁定延迟值立即用于锁定时钟。
图1为说明典型延迟锁定环路(DLL)电路的基本操作的时序图。
DLL电路接收外部时钟信号，并补偿DRAM的内部时钟被延迟的延迟量。DLL电路确保DRAM的输出信号与外部时钟信号同相。当外部时钟与DRAM的输出具有相同相位时，可无误差地将数据传送至芯片组。
图2为说明已知DLL电路的方块图。图2基于由寄存器控制的DLL电路。该DLL电路包括时钟缓冲器10、省电模式控制器20、时钟分频器25、相位比较器30、延迟控制器40、延迟线50、伪延迟线60、和延迟复制模型70。从DLL电路输出的DLL时钟信号DLL_CLK经由时钟信号线80被传送到输出缓冲器90，以控制数据的输出时序。
时钟缓冲器10通过接收外部时钟信号CLK和外部时钟禁止(bar)信号CLKB并对其进行缓冲，来产生内部时钟信号IDVD_CLK。
在DRAM进入省电模式时，省电模式控制器20关断时钟缓冲器10。对于无读取/写入操作时的DRAM的低功率操作而言，DRAM在时钟启用信号CKE变为逻辑电平‘LOW’时进入省电模式。此时，因为时钟缓冲器10不产生内部时钟信号IDVD_CLK，所以时钟缓冲器10被关断，以保存DLL电路的当前状态。
时钟分频器25通过对内部时钟信号IDVD_CLK进行分频来产生DLL源时钟信号DVD_CLK，并通过使用内部时钟信号IDVD_CLK产生参考时钟信号REF_CLK。通常，为减少DLL电路的功率消耗，外部施加的时钟的频率经由时钟分频器25而变得较低，以便产生DLL源时钟信号DVD_CLK。
相位比较器30通过将输入与输出时钟的相位彼此相比较来检测DLL电路的输入时钟与输出时钟之间的相位差。因此，在相位比较器30处将穿过时钟缓冲器10的参考时钟信号REF_CLK与穿过DLL电路的内部电路后反馈回的反馈时钟信号FB_CLK彼此相比较。相位比较器30基于比较结果控制延迟控制器40。
延迟控制器40被配置有用于确定延迟线50的输入路径的逻辑电路和用于移位该路径的方向的双向移位寄存器。接收四个输入信号并执行移位操作的移位寄存器通过达到其最右边的信号或最左边的信号处于逻辑电平“HIGH(高)”的初始输入条件，而具有最大或最小延迟。输入至移位寄存器的信号具有两个右移位信号及两个左移位信号。对于移位操作而言，处于逻辑电平“HIGH”的信号中的两者不应彼此重叠。
延迟线50延迟自时钟分频器25输出的DLL源时钟信号DVD_CLK的相位。由相位比较器30确定延迟量。延迟线50在延迟控制器40的控制下确定延迟路径，该延迟路径确定相位延迟。延迟线50包括许多彼此串联耦接的单位延迟单元。单位延迟单元中的每个包括两个彼此串联耦接的与非门。单位延迟单元中的每个的输入端以一一映射的方式连接至延迟控制器40中的移位寄存器。移位寄存器的输出变为逻辑电平“HIGH”所处的区域被确定为用于通过其输入经过时钟缓冲器10的时钟的路径。在DDR SDRAM中，延迟线50以两条延迟线来构造，一条延迟线用于上升时钟，且另一条延迟线用于下降时钟，从而通过相同地处理上升沿与下降沿，而尽可能多地抑制负荷比失真(duty ratio distortion)。
伪延迟线60是用于产生施加至相位比较器30的反馈时钟信号FB_CLK的延迟线。伪延迟线60与上文所说明的延迟线50相同。
延迟复制模型70为用于模型化在外部时钟输入到芯片后且输入到延迟线50前的延迟因子、以及在从芯片输出延迟线50的输出时钟之前的其它延迟因子的电路。
精确的延迟因子确定DLL电路的功能中的劣化值。延迟复制模型70照原样模型化时钟缓冲器、DLL时钟驱动器、R/F分频器及输出缓冲器。
时钟信号线80是将DLL电路的DLL时钟信号DLL_CLK耦接至输出缓冲器90的路径。
输出缓冲器90接收来自存储核心的数据，并与DLL电路的DLL时钟信号DLL_CLK同步地将数据输出到数据输出垫。
图3为说明图2的DLL的操作的时序图。
当进入省电模式时，时钟启用信号CKE从逻辑电平“HIGH”转变到逻辑电平“LOW(低)”。此时，DLL电路停止执行相位更新操作以便保存当前状态，并储存先前锁定的信息以进入冻结状态。本文中，相位更新操作意味着：将DLL电路的反馈时钟信号FB_CLK的相位与要确定并连续跟踪的内部时钟信号REF_CLK的相位进行比较。冻结状态意味着如下状态，其中先前锁定的信息已被储存，且不再进一步更新相位。
在预充电省电模式中，省电模式中的时间周期在最小三个时钟至最大7.8μs的范围内。在此时间期间，由省电模式控制器20关断时钟缓冲器10，使得不产生DLL电路的DLL时钟信号DLL_CLK。
当维持省电模式一段长时间时，图3中所示为约最小3CLK至最大7.8μs(在该时间段不更新相位)，由于半导体装置的环境改变，诸如外部温度改变，使得DLL电路的当前锁定的信息可能与在省电模式前的先前锁定的信息不同。
当在此条件下退出省电模式时，即，当前锁定的信息与先前锁定的信息彼此不匹配，DLL电路的DLL时钟信号DLL_CLK与要锁定的目标时钟相比在相位上不同。因此，由于外部时钟信号的相位与DLL电路的DLL时钟信号DLL_CLK的相位不同，所以难于准确地将数据发送到DRAM/从DRAM接收数据。
发明内容
因此，本发明的目的为提供一种半导体存储装置的延迟锁定环路(DLL)电路，用于在省电模式中的相对较长的时间内，防止由于该半导体装置的环境(诸如外部温度)的改变而发生的锁定失败。
根据本发明的一个方面，提供了一种具有正常模式及省电模式的存储装置的DLL，其包括：时钟缓冲器，其用于对外部时钟信号进行缓冲以输出内部时钟信号；省电模式控制器，其用于响应于时钟启用信号而产生省电模式控制信号，以限定该正常模式或该省电模式；源时钟产生单元，其用于接收该内部时钟信号，以在该省电模式控制信号的控制下产生DLL源时钟信号；及相位更新单元，其用于基于该DLL源时钟信号执行相位更新操作以输出DLL时钟信号。
根据本发明的另一方面，提供一种产生具有正常模式及省电模式延迟锁定环路的存储装置的DLL时钟的方法，其包括：通过对外部时钟进行缓冲而产生内部时钟信号；通过对该内部时钟信号进行分频而产生第一分频时钟信号；基于该第一分频时钟信号而产生第二分频时钟信号；在该正常模式中，基于该第一分频时钟信号而执行DLL相位更新操作；及在该省电模式中，基于该第二分频时钟信号而执行DLL相位更新操作。
附图说明
通过结合附图给出的对优选实施例的以下描述，本发明的以上和其它目的和特征将变得更好理解，其中：
图1为说明典型延迟锁定环路(DLL)电路的基本操作的时序图；
图2为说明已知DLL电路的方块图；
图3为说明图2的DLL的操作的时序图；
图4为说明根据本发明的DLL电路的方块图；
图5为根据本发明第一实施例的图4中所示的源时钟产生单元的方块图；
图6A及6B为图5中所示的第二时钟分频器的详细电路图；
图7为根据本发明第一实施例的用于图5中所示的源时钟产生单元的操作的时序图；
图8为图5中所示的运算逻辑单元的详细电路图；
图9为图5中所示的参考时钟产生单元的详细电路图；
图10为根据本发明第二实施例的图4中所示的源时钟产生单元的方块图；
图11A及11B为图10所示的时钟转换单元的详细电路图；
图12为根据本发明第二实施例的图10中所示的源时钟产生单元的操作的时序图；及
图13A及13B分别为描述应用根据本发明第一及第二实施例的源时钟产生单元的仿真结果的时序图。
【主要组件符号说明】
10时钟缓冲器
20省电模式控制器
25时钟分频器
30相位比较器
40延迟控制器
50延迟线
60伪延迟线
70延迟复制模型
80时钟信号线
90输出缓冲器
100时钟缓冲器
200省电模式控制器
300源时钟产生单元
310第一时钟分频器
320第二时钟分频器
330选择单元
340运算逻辑单元
350参考时钟产生单元
360时钟转换单元
370时钟分频器
400相位更新单元
410延迟线
420伪延迟线
430延迟控制器
440延迟复制模型
450相位比较器
600 DLL电路
700时钟信号线
8000输出缓冲器
具体实施例方式
将参考附图详细描述根据本发明的示例性实施例的延迟锁定环路(DLL)电路。
图4为根据本发明的DLL电路的方块图。
DLL电路600包括时钟缓冲器100、省电模式控制器200、源时钟产生单元300及相位更新单元400。
时钟缓冲器100接收外部时钟信号CLK及外部时钟禁止信号CLKB并对其进行缓冲，以将所缓冲的信号作为内部时钟信号IDVD_CLK输出。
省电模式控制器200响应于时钟启用信号CKE而产生省电模式控制信号CTRL，该信号CTRL具有展示进入省电模式还是正常模式的信息。
源时钟产生单元300响应于指示省电模式或正常模式的省电模式控制信号CTRL，而基于内部时钟信号IDVD_CLK中的选定部分产生DLL源时钟信号DVD_CLK，并接收源电压VDD以基于内部时钟信号IDVD_CLK而产生参考时钟信号REF_CLK。
相位更新单元400执行相位更新操作以基于源时钟信号DVD_CLK输出DLL时钟信号DLL_CLK。
相位更新单元400是由寄存器控制的DLL，其包括延迟线410、伪延迟线420、延迟控制器430、延迟复制模型440及相位比较器450。
延迟线410接收源时钟产生单元300的DLL源时钟信号DLL_CLK，以使DLL源时钟信号DLL_CLK的相位延迟预定时间。伪延迟线420实质上与延迟线410一致。延迟复制模型440通过用半导体存储装置中的外部时钟信号CLK及外部时钟禁止信号CLKB的延迟因子对伪延迟线420的输出信号进行模型化，来输出反馈时钟信号FB_CLK。相位比较器450检测源时钟产生单元300的参考时钟信号REF_CLK与延迟复制模型440的反馈时钟信号FB_CLK间的相位差。延迟控制器430基于相位比较器450的输出信号来控制延迟线410及伪延迟线420的延迟量。
DLL电路600的DLL时钟信号DLL_CLK经由时钟信号线700被传送到输出缓冲器800，以控制数据的输出时序。
如上所述，在本发明中，时钟缓冲器100控制源时钟产生单元300，而不管省电模式控制信号CTRL如何。即，时钟缓冲器100为源时钟产生单元300连续供应内部时钟信号IDVD_CLK，而与半导体存储装置的状态(诸如省电模式及正常模式)无关。
此外，在本发明中，源时钟产生单元300产生DLL源时钟信号DVD_CLK以用于在省电模式中执行至少一个相位更新操作。下文中，详细描述源时钟产生单元300的操作。
图5为根据本发明第一实施例的图4中所示的源时钟产生单元300的方块图；且图6A及6B为图5中所示的第二时钟分频器的详细电路图。
如所示，根据本发明第一实施例的源时钟产生单元300包括第一及第二时钟分频器310及320、选择单元330、运算逻辑单元340、及参考时钟产生单元350。
第一时钟分频器310通过对内部时钟信号IDVD_CLK进行分频来产生第一分频时钟信号CLK_D1，以设定正常模式中的相位更新操作的持续时间。
第二时钟分频器320通过对第一分频时钟信号CLK_D1进行分频来产生第二分频时钟信号CLK_D2，以设定省电模式中的相位更新操作的持续时间。
选择单元330基于省电模式控制信号CTRL来选择第一及第二分频时钟信号CLK_D1及CLK_D2之一，由此将所选定信号作为选择时钟信号DVD_OUT输出。
运算逻辑单元340逻辑地组合选择时钟信号DVD_OUT及内部时钟信号IDVD_CLK，以输出DLL源时钟信号DVD_CLK。
参考时钟产生单元350通过执行内部时钟信号IDVD_CLK与源电压VDD的“与”运算，而产生参考时钟信号REF_CLK。
参看图6A，第二时钟分频器320可包括单个除2时钟分频器或单个除2n时钟分频器。本文中，n为正整数。
另外，参看图6B，第二时钟分频器320可包括多个单元时钟分频器320_1至320_N及多个熔丝单元325_1至325_N。多个单元时钟分频器320_1至320_N串联连接，用于产生具有不同单元时钟(例如CLK_D2_1至CLK_D2_N)的多个时钟；且多个熔丝单元325_1至325_N通过熔断选定的熔丝来选择多个单元分频器的输出时钟中的一个。在本发明中，有可能通过使用在处理期间制造的多个金属选择处理单元(metal option process unit)代替熔丝单元325_1至325_N来实现第二时钟分频器320。
一般而言，半导体存储装置具有取决于其规格及外部环境的省电模式周期。在本发明的第一实施例中，用于设定省电模式中的相位更新操作的部分的第二分频时钟信号CLK_D2是从多个单元时钟(即，CLK_D2_1至CLK_D2_N)中选定的。考虑到省电模式周期随环境而不同，故在测试后设定第二分频时钟信号CLK_D2。因此，熔丝单元325_1至325_N的对应熔丝响应于第二分频时钟信号CLK_D2而导通。
如上所述，根据本发明的第一实施例，DLL源时钟信号DVD_CLK基于第二分频时钟信号CLK_D2而选择性地产生，以用于设定省电模式中的相位更新部分。本文中，第二分频时钟信号CLK_D2是根据省电模式而选择的。
图7为根据本发明的第一实施例的用于图5中所示的源时钟产生单元的操作的时序图。
第一时钟分频器310接收内部时钟信号IDVD_CLK并将其除以2，由此将分频后的时钟信号作为第一分频时钟信号CLK_D1输出。第二时钟分频器320接收第一分频时钟信号CLK_D1，并通过使用多个单元分频器320_1至320_N将其分频。因此，多个单元分频器320_1至320_N的输出作为具有不同单元时钟(即，CLK_D2_1至CLK_D2_N)的第二分频时钟信号CLK_D2而被输出。不同单元时钟CLK_D2_1至CLK_D2_N中的每一个具有各种时钟值，即21、22至2n。
假定在具有各种单元时钟(即，CLK_D2_1至CLK_D2_N)的第二分频时钟信号CLK_D2中，选择被除以22(即4)、并经由如图6B中所示的第二单元时钟分频器320_2输出的第二单元时钟CLK_D2_2，用于设定省电模式中的相位更新的部分。
选择单元330选择第二单元时钟值CLK_D2_2作为省电模式期间的选择时钟信号DVD_OUT。运算逻辑单元340逻辑地组合选择时钟信号DVD_OUT(即省电模式期间的第二单元时钟CLK_D2_2)与内部时钟信号IDVD_CLK，以输出适于省电模式的各种部分的DLL源时钟信号DVD_CLK。
此时，参看图7，当启用第二单元时钟CLK_D2_2时，DLL源时钟信号DVD_CLK连续具有有效值。因此，有可能精确执行相位更新操作。
此外，有可能通过使用熔丝单元325_1至325_N或金属选择处理单元来选择具有各种单元时钟(即，CLK_D2_1至CLK_D2_N)的第二分频时钟信号CLK_D2中的一个。
图8为图5中所示的运算逻辑单元340的详细电路图。
运算逻辑单元340包括第一与非门ND1及第一反相器IV1。第一与非门ND1执行内部时钟信号IDVD_CLK与选择时钟信号DVD_OUT的与非运算；且第一反相器IV1使第一与非门ND1的输出信号反转，以将经反转的信号作为DLL源时钟信号DVD_CLK输出。
运算逻辑单元340执行内部时钟信号IDVD_CLK与选择时钟信号DVD_OUT的“与”运算，以使选择单元330的选择时钟信号DVD_OUT的有效部分比对应于相位更新操作的部分的内部时钟信号IDVD_CLK的有效部分长。因此，参考时钟信号REF_CLK与DLL源时钟信号DVD_CLK间的时滞实际为零。
图9为图5中所示参考时钟产生单元350的详细电路图。
如所示，参考时钟产生单元350包括第二与非门ND2及第二反相器IV2。第二与非门ND2执行内部时钟信号IDVD_CLK与源电压VDD的与非运算；且第二反相器IV2使第二与非门ND2的输出信号反转，以将经反转的信号作为参考时钟信号REF_CLK输出。
如上所述，根据本发明的第一实施例，DLL源时钟信号DVD_CLK通过选择第一分频时钟信号CLK_D1及具有各种单元时钟(意即，CLK_D2_1至CLK_D2_N)的第二分频时钟信号CLK_D2中的一个而产生。因此，有可能通过提供适于正常模式或具有视半导体存储装置而定的周期的省电模式的DLL源时钟信号DVD_CLK，来确保低功率操作下的半导体存储装置的稳定操作。
图10为示出了根据本发明第二实施例的图4中所示的源时钟产生单元300的方块图；且图11A及11B为图10中所示的源时钟产生单元300的时钟转换单元的详细电路图。
参看图10，根据本发明第二实施例的源时钟产生单元300包括选择单元330、运算逻辑单元340、参考时钟产生单元350、时钟转换单元360及时钟分频器370。
时钟分频器370通过对内部时钟信号IDVD_CLK进行分频来产生第一转换时钟信号CLK_T1，以设定正常模式中的相位更新操作的持续时间。
时钟转换单元360通过转换第一转换时钟信号CLK_T1来产生第二转换时钟信号CLK_T2，以设定省电模式中的相位更新操作的持续时间。
选择单元330基于省电模式控制信号CTRL而选择第一及第二转换时钟信号CLK_T1及CLK_T2中的一个，由此将选定的信号作为选择时钟信号DVD_OUT输出。
运算逻辑单元340逻辑地组合选择时钟信号DVD_OUT与内部时钟信号IDVD_CLK，以输出DLL源时钟信号DVD_CLK。
参考时钟产生单元350通过执行内部时钟信号IDVD_CLK与源电压VDD的“与”运算来产生参考时钟信号REF_CLK。
参看图11A，时钟转换单元360可包括单个时钟转换器，其周期性地选择第一转换时钟信号CLK_T1的部分，以将所选定的时钟信号作为第二转换时钟信号CLK_T2输出。
另外，参看图11B，时钟转换单元360可包括多个单元时钟转换器360_1至360_N及多个熔丝单元365_1至365_N。多个单元时钟转换器360_1至360_N串联连接，以产生具有不同单元时钟(例如CLK_T2_1至CLK_T2_N)的多个时钟；且多个熔丝单元365_1至365_N通过熔断选定的熔丝来选择多个单元时钟转换器的输出时钟中的一个。在本发明中，有可能通过使用多个金属选择处理单元代替熔丝单元365_1至365_N来实现时钟转换单元360。
一般而言，半导体存储装置由于其规格及外部环境而具有不同省电模式周期。在本发明的第二实施例中，在多个单元时钟(即，CLK_T2_1至CLK_T2_N)中选择用于设定省电模式中的相位更新操作的部分的第二转换时钟信号CLK_T2。考虑到省电模式周期随环境而不同，故在测试后设定第二转换时钟信号CLK_T2。因此，熔丝单元365_1至365_N的对应熔丝响应于第二转换时钟信号CLK_T2而导通。
图12为根据本发明第二实施例的用于图10中所示的源时钟产生单元300的操作的时序图。
如所示，时钟分频器370接收内部时钟信号IDVD_CLK并对其进行二分频，由此将分频后的时钟信号作为第一转换时钟信号CLK_T2输出。时钟转换单元360接收第一转换时钟信号CLK_T1并通过使用多个单元时钟转换器360_1至360_N来转换第一转换时钟信号CLK_T1。因此，多个单元时钟转换器360_1至360_N的输出作为具有不同单元时钟(即，CLK_T2_1至CLK_T2_N)的第二转换时钟信号CLK_T2而被输出。本文中，不同单元时钟CLK_T2_1至CLK_T2_N具有各种时钟值，即2、3至N。
假定在具有各种单元时钟(即CLK_T2_1至CLK_T2_N)的第二转换时钟信号CLK_T2中，选择被转换成第一转换时钟信号CLK_T1的频率的三分之一、并经由如图11B中所示的第二单元时钟转换器360_2输出的第二单元时钟CLK_T2_2，用于设定省电模式中的相位更新操作的部分。
选择单元330选择第二单元时钟CLK_T2_2作为省电模式期间的选择时钟信号DVD_OUT。运算逻辑单元340逻辑地组合选择时钟信号DVD_OUT(即，省电模式期间的第二时钟值CLK_T2_2)与内部时钟信号IDVD_CLK，以输出适于省电模式的各种部分的DLL源时钟信号DVD_CLK。
此时，参看图12，当启用第二单元时钟CLK_T2_2时，DLL源时钟信号DVD_CLK仅在一段短时间内连续具有有效值。因此，有可能有效地执行相位更新操作。
此外，有可能通过使用熔丝单元365_1至365_N或金属选择处理单元来选择具有各种单元时钟(即，CLK_T2_1至CLK_T2_N)的第二转换时钟信号CLK_T2中的一个。
在本发明的第二实施例中，源时钟产生单元300的运算逻辑单元340及参考时钟产生单元350的结构与图8及9中所示的第一实施例的结构相同。
如上所述，根据本发明的第二实施例，DLL源时钟信号DVD_CLK通过选择第一转换时钟信号CLK_T1及具有各种单元时钟(即，CLK_T2_1至CLK_T2_N)的第二转换时钟信号CLK_T2中的一个而产生。此时，第一和第二转换时钟信号CLK_T1和CLK_T2的每一个具有相同的有效部分及不同周期。因此，有可能通过提供适于正常模式或具有视半导体存储装置而定的时间周期的省电模式的DLL源时钟信号DVD_CLK，来保证低功率操作下的半导体存储装置的稳定操作。
图13A及13B分别为描述应用根据本发明的第一及第二实施例的源时钟产生单元的仿真结果的时序图。
如图13A中所示，根据第一实施例，参考时钟信号REF_CLK与DLL源时钟信号DVD_CLK间的时滞约为162fs。另外，如图13B中所示，根据第二实施例，参考时钟信号REF_CLK与DLL源时钟信号DVD_CLK间的时滞约为322fs。因此，第一及第二实施例的每一时滞实际为零。
下文中，参看图4至9，将描述一种用于根据本发明的第一实施例在具有正常模式和省电模式的同步存储装置中产生DLL时钟信号的方法。
首先，时钟缓冲器100通过接收外部时钟信号CLK及外部时钟禁止信号CLKB而产生内部时钟信号IDVD_CLK；源时钟产生单元300的第一时钟分频器310对内部时钟信号IDVD_CLK进行分频以产生第一分频时钟信号CLK_D1，以用于设定正常模式中的相位更新操作的部分。第二时钟分频器320对第一分频时钟信号CLK_D1进行分频以产生第二分频时钟信号CLK_D2，以用于设定省电模式中的相位更新操作的部分。
选择单元330基于省电模式控制信号CTRL而选择并输出用于正常模式的第一分频时钟信号CLK_D1和用于省电模式的第二分频时钟信号CLK_D2。运算逻辑单元340在正常模式情况下基于第一分频时钟信号CLK_D1及内部时钟信号IDVD_CLK而输出DLL源时钟信号DVD_CLK，且在省电模式情况下基于第二分频时钟信号CLK_D2及内部时钟信号IDVD_CLK而输出DLL源时钟信号DVD_CLK。
正常模式中的相位更新操作的步骤详细描述如下。
首先，源时钟产生单元300的参考时钟产生单元350执行内部时钟信号IDVD_CLK与源电压VDD的“与”运算，以输出参考时钟信号REF_CLK；运算逻辑单元340执行内部时钟信号IDVD_CLK与第一分频时钟信号CLK_D1的“与”运算，以输出DLL源时钟信号DVD_CLK，用于正常模式中的相位更新操作。
延迟线410接收DLL源时钟信号DVD_CLK以输出DLL时钟信号DLL_CLK。同样，伪延迟线420及延迟复制模型440通过模型化DLL源时钟信号DVD_CLK，来产生反馈时钟信号FB_CLK。
相位比较器450比较反馈时钟信号FB_CLK与从源时钟信号产生单元300输出的参考时钟信号REF_CLK；延迟控制器430控制延迟线410及伪延迟线420的延迟量，以执行正常模式中的相位更新操作。
同样地，省电模式中的相位更新操作的步骤描述如下。
首先，源时钟产生单元300的参考时钟产生单元350执行内部时钟信号IDVD_CLK与源电压VDD的“与”运算，以输出参考时钟信号REF_CLK；运算逻辑单元340执行内部时钟信号IDVD_CLK与第二分频时钟信号CLK_D2的“与”运算，以输出DLL源时钟信号DVD_CLK，用于省电模式中的相位更新操作。
延迟线410接收DLL源时钟信号DVD_CLK以输出DLL时钟信号DLL_CLK。同样，伪延迟线420及延迟复制模型440通过模型化DLL源时钟信号DVD_CLK，来产生反馈时钟信号FB_CLK。
相位比较器450比较反馈时钟信号FB_CLK与从源时钟信号产生单元300输出的参考时钟信号REF_CLK；且延迟控制器430控制延迟线410的延迟量，以执行省电模式中的相位更新操作。
如上所述，根据本发明，当诸如在正常模式中需要较快的相位更新操作时，对内部时钟信号进行较小数量的分频，由此在高频率下执行相位更新操作。当诸如在省电模式中减少功率消耗时，对内部时钟信号进行较大数量的分频，由此在低频率下执行相位更新操作一次以上。
因此，在本发明中，即使半导体存储装置长时间地停留在省电模式中，源时钟产生单元也有效地防止DLL锁定失败，由此更加稳定地操作。
如上所述，在已知配置中，源时钟产生单元以产生具有固定时钟频率的时钟的时钟分频器来实现。相反，在本发明中，源时钟产生单元可包括用于转换具有可变时钟频率的时钟的时钟转换单元。因此，有可能降低半导体存储装置的功率消耗。
本申请含有与分别在2005年9月29日和2005年12月19日向韩国专利局提交的韩国专利申请KR 2005-91658号和KR 2005-125354号相关的主题，这些专利申请的全文以引用的方式并入本文中。
虽然已结合某些优选实施例描述了本发明，但本领域普通技术人员将易于了解，在不偏离由以下权利要求限定的本发明的精神和范围的情况下，可进行各种改变和修改。

Claims (35)

1.一种具有正常模式和省电模式的存储装置的延迟锁定环路(DLL)，包含：
时钟缓冲器，其用于对外部时钟信号进行缓冲以输出内部时钟信号；
省电模式控制器，其用于响应于时钟启用信号而产生省电模式控制信号，以限定该正常模式或该省电模式；
源时钟产生单元，其用于接收该内部时钟信号，以在该省电模式控制信号的控制下产生DLL源时钟信号；和
相位更新单元，其用于基于该DLL源时钟信号执行相位更新操作，以输出DLL时钟信号。
2.根据权利要求1的DLL，其中该源时钟产生单元产生该DLL源时钟信号，以用于在该省电模式期间执行该相位更新操作至少一次。
3.根据权利要求2的DLL，其中该源时钟产生单元包括：
第一时钟分频器，其用于通过对该内部时钟信号进行分频而产生第一分频时钟信号，以设定该正常模式中的该相位更新操作的持续时间；
第二时钟分频器，其用于通过对该第一分频时钟信号进行分频而产生第二分频时钟信号，以设定该省电模式中的该相位更新操作的持续时间；
选择单元，其用于基于该省电模式控制信号来选择所述第一及第二分频时钟信号中的一个，由此将所述选定的信号作为选择时钟信号输出；和
运算逻辑单元，其用于逻辑地组合该选择时钟信号与该内部时钟信号，以输出该DLL源时钟信号。
4.根据权利要求3的DLL，其中该选择单元为该正常模式选择该第一分频时钟信号，且为该省电模式选择该第二分频时钟信号。
5.根据权利要求3的DLL，其中该第一时钟分频器包括除2时钟分频器。
6.根据权利要求3的DLL，其中该第一时钟分频器包括除2n时钟分频器，n为正整数。
7.根据权利要求3的DLL，其中该第二时钟分频器包括：
串联连接的多个单元分频器，其用于产生多个时钟，所述多个时钟中的每一个具有与其它时钟不同的单元时钟；和
多个熔丝单元，其用于通过使所述多个熔丝中的选定熔丝熔断，来选择从所述多个单元分频器输出的时钟中的一个。
8.根据权利要求3的DLL，其中该第二时钟分频器包括：
串联连接的多个单元分频器，其用于产生多个时钟，所述多个时钟中的每一个具有与其它时钟不同的单元时钟；和
多个选择处理单元，其用于通过使用金属选择处理单元来选择从所述多个单元分频器输出的时钟中的一个。
9.根据权利要求3的DLL，其中该运算逻辑单元包括：
与非门，其用于执行该内部时钟信号与该选择时钟信号的与非运算；及
反相器，其用于使该与非门的输出信号反转，以输出该DLL源时钟信号。
10.根据权利要求3的DLL，其中该源时钟产生单元包括参考时钟产生单元，其用于通过执行该内部时钟信号与源电压的“与”运算，而产生参考时钟信号。
11.根据权利要求10的DLL，其中该相位更新单元包括：
延迟线，其用于延迟该DLL源时钟信号的相位，以输出该DLL时钟信号；
伪延迟线，其具有实质上与该延迟线的组成相同的组成；
延迟复制模型，其用于按照该存储装置中的时钟信号的延迟因子来模型化该伪延迟线的输出信号，由此将该经过模型化的信号作为反馈时钟信号输出；
相位比较器，其用于比较该参考时钟信号与该反馈时钟信号，以检测其间的相位差；和
延迟控制器，其用于接收该相位比较器的输出信号，以控制该延迟线和该伪延迟线的延迟量。
12.根据权利要求2的DLL，其中该源时钟产生单元包括：
时钟分频器，其用于通过对该内部时钟信号进行分频而产生第一转换时钟信号，以设定该正常模式中的该更新操作的持续时间；
时钟转换单元，其用于通过转换该第一转换时钟信号而产生第二转换时钟信号，以设定该省电模式中的该相位更新操作的持续时间；
选择单元，其基于该省电模式控制信号来选择所述第一及第二转换时钟信号中的一个，由此将该选定的信号作为选择时钟信号输出；和
运算逻辑单元，其用于逻辑地组合该选择时钟信号与该内部时钟信号，以输出该DLL源时钟信号。
13.根据权利要求12的DLL，其中该选择单元为该正常模式选择该第一转换时钟信号，且为该省电模式选择该第二转换时钟信号。
14.根据权利要求12的DLL，其中该时钟分频器包括除2时钟分频器。
15.根据权利要求12的DLL，其中该时钟转换单元包括时钟转换器，该时钟转换器周期性地选择该第一转换时钟信号的一部分，以将该选定的时钟信号作为该第二转换时钟信号输出。
16.根据权利要求12的DLL，其中该时钟转换单元包括：
串联连接的多个单元时钟转换器，其用于产生多个时钟，所述多个时钟中的每一个具有与其它时钟不同的单元时钟；和
多个熔丝单元，其用于通过使所述多个熔丝中的选定熔丝熔断，来选择从所述多个单元时钟转换器输出的时钟中的一个。
17.根据权利要求12的DLL，其中该时钟转换单元包括：
串联连接的多个单元时钟转换器，其用于产生多个时钟，所述多个时钟中的每一个具有与其它时钟不同的单元时钟；和
多个选择处理单元，其用于通过使用金属选择处理单元来选择从所述多个单元时钟转换器输出的时钟中的一个。
18.根据权利要求12的DLL，其中该源时钟产生单元包括参考时钟产生单元，其用于通过执行该内部时钟信号与源电压的“与”运算，而产生参考时钟信号。
19.根据权利要求18的DLL，其中该相位更新单元包括：
延迟线，其用于延迟该DLL源时钟信号的相位，以输出该DLL时钟信号；
伪延迟线，其具有实质上与该延迟线的组成相同的组成；
延迟复制模型，其用于按照该存储装置中的时钟信号的延迟因子来模型化该伪延迟线的输出信号，由此将该经过模型化的信号作为反馈时钟信号输出；
相位比较器，其用于比较该参考时钟信号与该反馈时钟信号，以检测其间的相位差；和
延迟控制器，其用于接收该相位比较器的输出信号，以控制该延迟线和该伪延迟线的延迟量。
20.根据权利要求2的DLL，其中该源时钟产生单元包括：
第一时钟转换单元；
第二时钟转换单元；
选择单元，其用于基于该省电模式控制信号来选择所述第一和第二时钟转换单元的输出信号中的一个，由此将该选定信号作为选择时钟信号输出；和
运算逻辑单元，其用于逻辑地组合该选择时钟信号与该内部时钟信号，以输出该DLL源时钟信号。
21.根据权利要求20的DLL，其中该第一时钟转换单元通过转换该内部时钟信号而产生第一转换时钟信号，以设定该正常模式中的该相位更新操作的持续时间；且该第二时钟转换单元通过转换该第一转换时钟信号而产生第二转换时钟信号，以设定该省电模式中的该相位更新操作的持续时间。
22.根据权利要求21的DLL，其中该选择单元为该正常模式选择该第一转换时钟信号，且为该省电模式选择该第二转换时钟信号。
23.根据权利要求21的DLL，其中该第一时钟转换单元包括除2时钟分频器。
24.根据权利要求21的DLL，其中该第二时钟转换单元包括时钟转换器，该时钟转换器周期性地选择该第一转换时钟信号的一部分，以将该选定时钟信号作为该第二转换时钟信号输出。
25.根据权利要求21的DLL，其中该第二时钟转换单元包括：
串联连接的多个单元时钟转换器，其用于产生多个时钟，所述多个时钟中的每一个具有与其它时钟不同的单元时钟；和
多个熔丝单元，其用于通过使所述多个熔丝中的选定熔丝熔断，来选择从所述多个单元时钟输出的时钟中的一个。
26.根据权利要求21的DLL，其中该第二时钟转换单元包括：
串联连接的多个单元时钟转换器，其用于产生多个时钟，所述多个时钟中的每一个具有与其它时钟不同的单元时钟；和
多个选择处理单元，其用于通过使用金属选择处理单元来选择从所述多个单元时钟转换器输出的时钟中的一个。
27.根据权利要求21的DLL，其中该源时钟产生单元包括参考时钟产生单元，其用于通过执行该内部时钟信号与源电压的“与”运算，而产生参考时钟信号。
28.根据权利要求27的DLL，其中该相位更新单元包括：
延迟线，其用于延迟该DLL源时钟信号的相位，以输出该DLL时钟信号；
伪延迟线，其具有与该延迟线的组成实质上相同的组成；
延迟复制模型，其用于按照该存储装置中的时钟信号的延迟因子来模型化该伪延迟线的输出信号，由此将该经过模型化的信号作为反馈时钟信号输出；
相位比较器，其用于比较该参考时钟信号与该反馈时钟信号，以检测其间的相位差；和
延迟控制器，其用于接收该相位比较器的输出信号，以控制该延迟线和该伪延迟线的延迟量。
29.一种用于产生具有正常模式和省电模式的存储装置的DLL时钟的方法，包含以下步骤：
通过对外部时钟进行缓冲而产生内部时钟信号；
通过对该内部时钟信号进行分频而产生第一分频时钟信号；
基于该第一分频时钟信号而产生第二分频时钟信号；
在该正常模式中，基于该第一分频时钟信号执行DLL相位更新操作；和
在该省电模式中，基于该第二分频时钟信号执行DLL相位更新操作。
30.根据权利要求29的方法，其中产生该第二分频时钟信号的步骤包括对该第一分频时钟信号进行分频。
31.根据权利要求29的方法，其中产生该第二分频时钟信号的步骤包括转换该第一分频时钟信号。
32.根据权利要求29的方法，其中该第一分频时钟信号用于设定该正常模式中的该相位更新操作的持续时间。
33.根据权利要求29的方法，其中该第二分频时钟信号用于设定该省电模式中的该相位更新操作的持续时间。
34.根据权利要求29的方法，其中基于该第一分频时钟信号执行该DLL相位更新操作的步骤包括：
通过执行该内部时钟信号与源电压的“与”运算，而产生参考时钟信号；
通过执行该内部时钟信号与该第一分频时钟信号的“与”运算，而产生DLL源时钟信号；
通过用该存储装置的延迟因子模型化该DLL源时钟信号，而产生反馈时钟信号；和
通过比较该反馈时钟信号与该参考时钟信号，来控制该DLL源时钟信号的延迟量。
35.根据权利要求29的方法，其中所述基于该第二分频时钟信号执行该DLL相位更新操作的步骤包括：
通过执行该内部时钟信号与源电压的“与”运算，而产生参考时钟信号；
通过执行该内部时钟信号与该第二分频时钟信号的“与”运算，而产生DLL源时钟信号；
通过用该存储装置的延迟因子模型化该DLL源时钟信号，而产生反馈时钟信号；及
通过比较该反馈时钟信号与该参考时钟信号，来控制该DLL源时钟信号的延迟量。
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