CN1937412A - 里德所罗门解码器的关键方程与错误值求解优化电路 - Google Patents

Abstract

为了解决现有技术中里德所罗门解码器电路设计上电路面积大、电路成本高的问题，本发明提供一种里德所罗门解码器的关键方程与错误值求解优化电路，它通过选择器、乘法器、加法器、三路选择器、赋初值与三态功能电路、触发器、锁存器、静态存储器、选择与取倒数电路及选择与触发电路的组合完成了错误位置多项式Λ(x)，错误值多项式Ω(x)和最终错误值的求解。它采用单块电路的复用而实现原本需要两块电路才能完成的功能，从而尽可能地缩小了电路面积，减小了电路的复杂度，降低了电路成本。

Description

里德所罗门解码器的关键方程与错误值求解优化电路

技术领域

本发明涉及数字通信中传输数据的纠错装置的里德所罗门解码器，具体涉及里德所罗门解码器的关键方程与错误值求解优化电路。

背景技术

在信道编码领域存在很多编码方式，按照信息码元和校验码元之间的约束方式不同，可分为分组码和卷积码。里德所罗门(Reed-Solomon)码属于分组码的一种，这种编码方法的特点是，信息被分为分离的数据段，同时在每一个数据段根据编码算法加入冗余的保护信息从而形成自包含的码字来用于传输。

里德所罗门码(下面简称RS码)的单元由一段具有多比特的字节组成，即使传输中可能单个字节的每一位都发生了错误，对于码的纠错容量来说，这些位的错误只算作一个字节，这样的结构使得它尤其适于处理突发性误码。

对于RS码来说，选择不同的参数可以提供不同的纠错能力，同时也直接影响到硬件实现的复杂度。它本身可以被描述为(n，k)的形式，n代表码字的长度，即所含字节数，k则是被保护的信息字节的数目，同时有：

n≤ 2^m-1    (1)

其中m为每字节包含的比特数，当(1)中等式不成立时，所形成的码字称为RS码的缩短形式。据上所述，显然冗余位为n-k字节，假设每段中至多能纠正t个字节，则有：

t＝(n-k)/2    当n-k为偶数时

t＝(n-k-1)/2    当n-k为奇数时

我们可以用下面的多项式来表示一个RS码字：

T(x)＝M(x)×x^n-k+r(x)

    ＝M_k-1x^k-1+K+M₀x^n-k+r_n-k-1x^n-k-1+K+r₀

系数M_k-1，......M₁，M₀为k个被保护的信息字节，系数r_n-k-1，......r₁，r₀则为n-k个冗余字节。

里德所罗门解码器要实现的就是对数据发送端信道编码的进行解码，并对信道中噪声干扰带来的突发错误进行纠正。里德所罗门解码器的功能通常通过四个步骤来实现：

1)假设传输过程中产生的错误多项式为E(x)＝Y₁x^e1+Y₂x^e2+KY_vx^ev，其中，e₁，Ke_v作为x的指数，确定了码字中误码的位置，而Y₁，KY_v代表那些位置上具体的误码值。

根据数据发送端发送的RS码字多项式T(x)，接收数据为R(x)＝T(x)+E(x)，

由R(x)可计算得伴随多项式S(x)＝S_b+2i-1x^2i-1+K+S_b+1x+S_b。

2)根据伴随多项式S(x)＝S_b+2i-1x^2i-1+K+S_b+1x+S_b，进行关键方程Ω(x)＝[S(x)Λ(x)]mod x²ⁱ的求解，得到错误位置多项式Λ(x)和错误值多项式Ω(x)。

3)根据Λ(x)和Ω(x)进行多项式求值，求出具体错误位置(Λ(x)的根)。

4)根据Λ(x)和Ω(x)进行多项式求值，求出错误值 $Y_j=X_j^{1-b}\frac{\mathrm{\Ω}\left(X_j^{-1}\right)}{{\mathrm{\Λ}}^{\text{'}}\left(X_j^{-1}\right)}.$

5)根据错误位置和错误值进行纠错。

上述具体理论可参见《Reed-Solomon Error Correction》，BBCResearch&Development White Paper WHP 031，C.K.P.Clarke。现有技术的电路设计是将2、4两个步骤各用一块电路来实现，这将会大大增加电路面积，提高电路成本。

发明内容

本发明的目的在于解决上述问题，提供一种里德所罗门解码器的关键方程与错误值求解优化电路，它能够尽可能地缩小电路面积，减小电路的复杂度，降低电路成本。

本发明的技术方案如下：一种里德所罗门解码器的关键方程与错误值求解优化电路，包含选择器1、乘法器2、选择器3、加法器4、选择器5、乘法器6、三路选择器7、赋初值与三态功能电路8、选择器9、触发器10、选择器11、锁存器12、静态存储器13、选择与取倒数电路14、选择与触发电路15和静态存储器16，错误值求解系数信号X_j ^1-b接选择器1的一个输入端，选择器1的输出接乘法器2的一个输入端，同时错误值多项式求解信号Ω(X_j ^-1)接选择器3的一个输入端，选择器3的输出接乘法器2的另一个输入端，乘法器2的输出分别接加法器4的一个输入端及选择器5的一个输入端，加法器4的输出接选择器9的一个输入端，选择器5的输出接乘法器6的一个输入端，乘法器6的输出分别接赋初值与三态功能电路8的一个输入端、选择器11的一个输入端和选择与触发电路15的第一输入端，赋初值与三态功能电路8的输出分别接选择器9的另一个输入端、选择器3的另一个输入端及选择与取倒数电路14的一个输入端，选择器9的输出接触发器10的输入端，触发器10的输出分别接选择器11的另一个输入端及静态存储器13的输入端，静态存储器13的输出分别接加法器4的另一个输入端及选择器5的另一个输入端，错误位置多项式求导信号Λ′(X_j ^-1)接选择与取倒数电路14的另一输入端，选择与取倒数电路14的输出分别接锁存器12的输入端及三路选择器7的第二输入端，锁存器12的输出分别接三路选择器7的第一输入端及选择与触发电路15的第二输入端，伴随多项式信号S(x)接三路选择器7的第三输入端和赋初值与三态功能电路8的另一个输入端，其输出接乘法器6的另一个输入端，选择与触发电路15的输出接静态存储器16的输入端，静态存储器16的输出分别接选择器1的另一个输入端及选择与触发电路15的第三输入端，选择器11选择输出错误位置多项式信号或错误值多项式信号或错误值信号给外部电路。

本发明电路的设计思想如下：关键方程求解电路采用传统Berlekamp算法，算法流程参见图5。根据流程图可以看出，在计算 ${\mathrm{\Δ}}_r=S_r+\underset{j=1}{\overset{L}{\mathrm{\Σ}}}{\mathrm{\Λ}}_j{S}_{r-j}$ (Λ_j为Λ(x)第j次项的系数)和B(x)←Δ_r ^-1Λ(x)时，都要用到与Λ(x)的乘法，而这两个乘法不会同时发生，我们可以用一个乘法器通过时分复用的方式，来实现这两个乘法。另外计算T(x)＝Λ(x)-Δ_rxB(x)也要使用一个乘法器，B(x)←Δ_r ^-1Λ(x)的计算还要一个取倒数器，我们用两个乘法器和一个取倒数器即实现了传统Berlekamp算法。

再来看错误值求解电路，错误值通过式子 $Y_j=X_j^{1-b}\frac{\mathrm{\Ω}\left(X_j^{-1}\right)}{{\mathrm{\Λ}}^{\text{'}}\left(X_j^{-1}\right)}$ 被计算出来，其中X_j ^-1为错误位置，也即Λ(x)的根。Ω(X_j ^-1)和Λ′(X_j ^-1)由外部电路计算出来。显然计算 $Y_j=X_j^{1-b}\frac{\mathrm{\Ω}\left(X_j^{-1}\right)}{{\mathrm{\Λ}}^{\text{'}}\left(X_j^{-1}\right)}$ 需要两个乘法和一个取倒数电路实现，由于错误值求解电路正好在关键方程求解电路的下一步工作，故计算 $Y_j=X_j^{1-b}\frac{\mathrm{\Ω}\left(X_j^{-1}\right)}{{\mathrm{\Λ}}^{\text{'}}\left(X_j^{-1}\right)}$ 的两个乘法器和一个取倒数器均可复用关键方程求解电路中的结构。

这样整体看来，关键方程求解电路与错误值求解电路通过复用，减少了三个乘法器和一个取倒数器，大大减小了电路面积。

本发明的整体电路包含：选择器1，乘法器2，选择器3，加法器4，选择器5，乘法器6，三路选择器7，赋初值与三态功能电路8，选择器9，触发器10，选择器11，锁存器12，静态存储器13(以下简称SRAM)，选择与取倒数电路14，选择与触发电路15以及静态存储器16。电路共有四个外部信号输入分别为：X_j ^1-b，Ω(X_j ^-1)，Λ′(X_j ^-1)，S(x)。错误值求解系数信号X_j ^1-b输入选择器1的一个输入端，选择器1输出给乘法器2；同时错误值多项式求解信号Ω(X_j ^-1)输入到选择器3的一个输入端，选择器3也输出给乘法器2；乘法器2作乘法运算后输出信号给加法器4，以及选择器5；加法器4的另一输入信号来自SRAM13的输出，这一输出同时也作为选择器5的另一输入；加法器4作加法运算后输出给选择器9，选择器5输出到乘法器6，三路选择器7的输出则作为乘法器6的另一输入；乘法器6作乘法运算后输出到赋初值与三态功能电路8，选择器11以及选择与触发电路15；赋初值与三态功能电路8输出给选择器9，选择器3以及选择与取倒数电路14，选择与取倒数电路14的另一输入为Λ′(X_j ^-1)，它的输出分别作为三路选择器7和锁存器12的输入，三路选择器7的第二个输入为外部信号S(x)，S(x)还输入到赋初值与三态功能电路8，锁存器12则输出给选择与触发电路15以及三路选择器7；选择与触发电路15输出给SRAM16，SRAM16再输出给选择与触发电路15和选择器1；选择器9输出给触发器10后，触发器10又输出给SRAM13以及选择器11，选择器11最终选择输出错误位置多项式信号或错误值多项式信号或错误值信号给外部电路。

本发明的电路通过选择器来实现电路的复用，在关键方程求解电路工作后，通过选择器将电路切换到新的连接关系，从而实现错误值求解的功能。在实现关键方程求解电路时，三路选择器7选通来自锁存器12的输入和外部信号S(x)，选择器1选通来自SRAM16的输入，选择器3与选择与取倒数电路14均选通来自赋初值与三态功能电路8的输入，选择器5选通来自SRAM13的输入，选择器11选通来自触发器10的输入，整个电路通过此连接关系实现传统的Berlekamp算法。上述选择器切换选择其它输入后则电路通过新的连接关系实现了错误值求解电路。具体电路的分析将在下文中叙述。

与现有技术相比，本发明提出的复用电路的优点在于：

在关键方程求解电路部分，我们通过乘法器的复用比传统Berlekamp算法的通用实现电路节省了一个乘法器，而错误值求解电路的两个乘法器和一个取倒数器均复用了关键方程求解电路中的结构，这样整个电路就节省了三个乘法器和一个取倒数器，大大减小了硬件的复杂度。据统计，电路优化后可节省约35％的电路规模，而针对RS(204，188)的码字，电路速度仍可达28.8Mbps，足够满足里德所罗门解码器的要求。

附图说明

图1为本发明提出的复用电路的电路框图。

图2为本发明提出的复用电路的具体电路图。

图3为传统Berlekamp算法的算法流程图。

具体实施方式

如图1所示，一种里德所罗门解码器的关键方程与错误值求解优化电路，包含选择器1、乘法器2、选择器3、加法器4、选择器5、乘法器6、三路选择器7、赋初值与三态功能电路8、选择器9、触发器10、选择器11、锁存器12、静态存储器13、选择与取倒数电路14、选择与触发电路15和静态存储器16，错误值求解系数信号X_j ^1-b接选择器1的一个输入端，选择器1的输出接乘法器2的一个输入端，同时错误值多项式求解信号Ω(X_j ^-1)接选择器3的一个输入端，选择器3的输出接乘法器2的另一个输入端，乘法器2的输出分别接加法器4的一个输入端及选择器5的一个输入端，加法器4的输出接选择器9的一个输入端，选择器5的输出接乘法器6的一个输入端，乘法器6的输出分别接赋初值与三态功能电路8的一个输入端、选择器11的一个输入端和选择与触发电路15的第一输入端，赋初值与三态功能电路8的输出分别接选择器9的另一个输入端、选择器3的另一个输入端及选择与取倒数电路14的一个输入端，选择器9的输出接触发器10的输入端，触发器10的输出分别接选择器11的另一个输入端及静态存储器13的输入端，静态存储器13的输出分别接加法器4的另一个输入端及选择器5的另一个输入端，错误位置多项式求导信号Λ′(X_j ^-1)接选择与取倒数电路14的另一输入端，选择与取倒数电路14的输出分别接锁存器12的输入端及三路选择器7的第二输入端，锁存器12的输出分别接三路选择器7的第一输入端及选择与触发电路15的第二输入端，伴随多项式信号S(x)接三路选择器7的第三输入端和赋初值与三态功能电路8的另一个输入端，其输出接乘法器6的另一个输入端，选择与触发电路15的输出接静态存储器16的输入端，静态存储器16的输出分别接选择器1的另一个输入端及选择与触发电路15的第三输入端，选择器11选择输出错误位置多项式信号或错误值多项式信号或错误值信号给外部电路。

如图2所示，上述选择与取倒数电路14由选择器141和取倒数器142组成，上述错误位置多项式求导信号Λ′(X_j ^-1)接选择器141的一个输入端，选择器141的输出接取倒数器142的输入端，选择器141的另一个输入来自赋初值与三态功能电路8的输出，取倒数器142的输出给上述锁存器12。

上述选择与触发电路15由选择器151、触发器152、选择器153及触发器154组成，选择器151的一个输入来自乘法器6的输出，另一个输入来自静态存储器16的输出，其输出接触发器152的输入端，触发器152的输出接选择器153的一个输入端，选择器153的另一个输入来自锁存器12的输出，选择器153的输出接触发器154的输出，触发器154的输出接静态存储器16。

本发明的电路通过选择器来实现电路的复用，图2中通过实线箭头的连接标示了关键方程求解电路，通过虚线箭头的连接标示了错误值求解电路。在关键方程求解电路工作后，通过选择器将电路切换到虚线的连接关系，从而实现错误值求解的功能。

(实施例)

下述的电路均以RS(204，188)的码字形式进行说明。

1、关键方程求解电路：

该部分采用Berlekamp传统算法，但又有较小的改动。主要为初值的设定，我们可直接计算得到传统Berlekamp算法第一次迭代的结果为：Λ(x)＝1+S₀x；B(x)＝1/S₀(S_i为前面电路计算得到的伴随多项式S(x)系数)，故而我们可以把初值直接设定为第一次迭代结果，且考虑到对于Λ(x)的0次项1，在以后的迭代中不会参与运算并且我们所需的最终迭代结果为Λ(x)从1次项到8次项的系数，无需0次项。则我们可给出的迭代初值为Λ(x)＝S₀；B(x)＝1/S₀，之后只需15次迭代即可获得结果。另外在迭代过程中我们发现计算中间多项式T(x)时，有如下算式：T(x)＝Λ(x)-Δ_rxB(x)，由于我们将Λ(x)初值设为S₀降了一次幂，故算式应作如下更正：T(x)＝Λ(x)-Δ_rB(x)，同时在对B(x)赋值时Δ_r ^-1Λ(x)将改为Δ_r ^-1xΛ(x)，这样恰好就省去了硬件实现中对B(x)的移位操作。同时通过直接由S(x)输入S_i值作为累加初值保证了Δ_r计算的正确。分析传统Berlekamp算法，我们还可发现以下规律：传统Berlekamp算法的两条分支是交替出现的，即B(x)的赋值交替为Δ_r ^-1xΛ(x)或xB(x)(即移位)。15次迭代后即可得到最终值Λ(x)。

具体电路(如图2)中SRAM13的0～7地址对应存放Λ(x)，SRAM16的0～7地址存放B(x)。图2中赋初值与三态功能电路8以虚框标示，这一电路有三个功能状态：一是累加状态，实现累加功能，此时ABCD＝1100；二是赋初值(包括Λ(x)，B(x)初值和计算Δ_r的累加初值)状态，此时ABCD＝0001；三是锁存状态，此时ABCD＝0010。

对应图2现将电路描述如下：

①外部信号S(x)首先输出S₀，赋初值与三态功能电路8处于赋初值状态，由于ABC＝000，选择器81的a，b端均为1，其输出也为1，而D也为1，S₀经过两个与非门和触发器82分别输出给选择器9和选择器141。S₀由选择器9选择输出后经触发器10最后输入到SRAM13给Λ(x)赋初值；而S₀由选择器141选择输出后则经过取倒数器142变为1/SO再经过锁存器12，选择器153和触发器154输入到SRAM16给B(x)赋初值。

②S(x)依次输出Sr、Sr-1、…、Sr-L。输出Sr时赋初值与三态功能电路8处于赋初值状态，由于ABCD＝0001，触发器82输出首先为Sr；S(x)依次输出Sr-1、…、Sr-L时赋初值与三态功能电路8处于累加状态，由于ABC＝110，选择器81的a输入端为乘法器6的输出，b输入端则为乘法器6输出的反相；而D＝0使得选择器81输出反相给触发器82再由触发器82输出给选择器81的选择端。这样就实现了对乘法器6的输出不断累加的功能。S(x)依次输出Sr-1、…、Sr-L时，三路选择器7的c端选通，S(x)输出到乘法器6；SRAM13依次输出Λ1、…、ΛL由选择器5选通输入到乘法器6。经过乘法器相乘后，再经赋初值与三态功能电路8累加最终得到Δr。

③计算得Δ_r后，赋初值与三态功能电路8进入锁存状态，此时ABCD＝0010，则选择器81的a输入端为1，b输入端为0，输出端则经过与非门送入触发器82；若触发器82输出为0，则选择选择器81的a端1输入，经与非门后为0，则触发器82输出为0不变；若触发器82输出为1，则选择选择器81的b端0输入，经与非门后为1，则触发器82输出为1不变，由此实现锁存功能。触发器82输出Δ_r由赋初值与三态功能电路8锁存后，由选择器3选通输入乘法器2，选择器1选择SRAM16输出B(x)到乘法器2，Δ_r与SRAM16输出B(x)经乘法器2相乘后再经加法器4与SRAM13的输出Λ(x)相加得到T(x)，加法器4输出T(x)经选择器9输出到触发器10，最后再输出给SRAM13，完成对Λ(x)的更新。

④触发器82的输出Δ_r由赋初值与三态功能电路8锁存后，同时还由选择器141选择进入取倒数器142得到Δ_r ^-1，再经锁存器12通过三路选择器7选通到乘法器6，SRAM13输出Λ(x)由选择器5也选通到乘法器6，Δ_r ^-1与Λ(x)相乘得到Δ_r ^-1Λ(x)，Δ_r ^-1Λ(x)输出到选择器151，SRAM16的输出B(x)也同时输入到选择器151，通过选择器151交替选择是输入Δ_r ^-1Λ(x)还是B(x)，选择器151的输出再经触发器152输入到选择器153，经其选通到触发器154，而后再输出到SRAM16，但此时SRAM16的输入地址有一位偏移，原有的Δ_r ^-1Λ(x)和B(x)若被选通到SRAM16将被存储为Δ_r ^-1xΛ(x)和xB(x)。

⑤在①步骤后，②～④步骤将循环迭代15次，最后结果错误位置多项式Λ(x)将在第15次迭代的③步骤算出，即由触发器10输出给选择器11并由选择器11最终选通输出。

本电路还要同时计算错误值多项式(Ω(x)＝[S(x)Λ(x)]modx²ⁱ)，将SRAM13，SRAM16扩大一倍，SRAM1的8～15地址对应存放Ω(x)，SRAM2的8～15地址存放中间多项式A(x)。迭代过程与上述4个步骤完全相同，只是第一步骤的初值设定不同，Ω(x)＝S₀，A(x)＝0。本发明电路只需先应用SRAM13，SRAM16的0～7地址中的值计算Λ(x)后，再应用8～15地址中的值来计算Ω(x)即可，最终输出经触发器10依次为Λ(x)和Ω(x)。

2、错误值求解电路

本电路即要计算 $Y_j=X_j^{1-b}\frac{\mathrm{\Ω}\left(X_j^{-1}\right)}{{\mathrm{\Λ}}^{\text{'}}\left(X_j^{-1}\right),}$ X_j ^1-b，Ω(X_j ^-1)和Λ′(X_j ^-1)均为外部输入信号。如图2虚线连接所示，Λ′(X_j ^-1)经选择器141选通输入到取倒数器142，取倒数后由三路选择器选通到乘法器6，X_j ^1-b经由选择器1输出到乘法器2，Ω(X_j ^-1)经选择器3也输出到乘法器2并与X_j ^1-b相乘，相乘结果而后经选择器5选通到乘法器6与Λ′(X_j ^-1)的倒数相乘，最终得出结果 $Y_j=X_j^{1-b}\frac{\mathrm{\Ω}\left(X_j^{-1}\right)}{{\mathrm{\Λ}}^{\text{'}}\left(X_j^{-1}\right).}$

本电路用到的所有电路模块均为关键方程求解电路中所使用过的，也就是说本发明电路用关键方程求解电路的资源实现了两块电路的功能，因此本发明电路在电路的成本，面积上将很有优势。

本电路中的SRAM，锁存器均采用公知的结构，例如可以采用《计算机结构与逻辑设计》，高等教育出版社，2001年6月第1版，p196～p197和p107的结构。

电路中的取倒数器的电路结构，我们采用循环移位操作来实现，RS解码器中的数据均为GF域的元素。对GF域中的任一元素β有如下特点：

${\mathrm{\β}}^{-1}={\mathrm{\β}}^{2^m-2}={\mathrm{\β}}^{2^1}{\mathrm{\β}}^{2^2}\mathrm{\Λ}{\mathrm{\β}}^{2^{m-2}}$

任一元素β可表示为： $\mathrm{\β}=b_0{\mathrm{\α}}^{2^0}+b_1{\mathrm{\α}}^{2^1}+b_{m-1}{\mathrm{\α}}^{2^{m-1}},$ b₀，b₁L b_m-1就表示一字节m位的数据，很明显的β的平方可表示为 ${\mathrm{\β}}^2=b_{m-1}{\mathrm{\α}}^{2^0}+b_0{\mathrm{\α}}^{2^1}+L+b_{m-2}{\mathrm{\α}}^{2^{m-1}}$ 。故一个循环移位操作即可实现β的平方操作，β的倒数只要m-1次循环移位操作和m-2次乘法即可实现。具体结构可参见Feng G L.A VLSIarchitecture for fast inversion in GF(2m)[J].IEEE Trans Computers，1989；38(10)：1383-1386。

Claims (3)

1、一种里德所罗门解码器的关键方程与错误值求解优化电路，其特征在于，

包含选择器(1)、乘法器(2)、选择器(3)、加法器(4)、选择器(5)、乘法器(6)、三路选择器(7)、赋初值与三态功能电路(8)、选择器(9)、触发器(10)、选择器(11)、锁存器(12)、静态存储器(13)、选择与取倒数电路(14)、选择与触发电路(15)和静态存储器(16)，错误值求解系数信号X_j ^1-b接选择器(1)的一个输入端，选择器(1)的输出接乘法器(2)的一个输入端，同时错误值多项式求解信号^{Ω(Xj -1)}接选择器(3)的一个输入端，选择器(3)的输出接乘法器(2)的另一个输入端，乘法器(2)的输出分别接加法器(4)的一个输入端及选择器(5)的一个输入端，加法器(4)的输出接选择器(9)的一个输入端，选择器(5)的输出接乘法器(6)的一个输入端，乘法器(6)的输出分别接赋初值与三态功能电路(8)的一个输入端、选择器(11)的一个输入端和选择与触发电路(15)的第一输入端，赋初值与三态功能电路(8)的输出分别接选择器(9)的另一个输入端、选择器(3)的另一个输入端及选择与取倒数电路(14)的一个输入端，选择器(9)的输出接触发器(10)的输入端，触发器(10)的输出分别接选择器(11)的另一个输入端及静态存储器(13)的输入端，静态存储器(13)的输出分别接加法器(4)的另一个输入端及选择器(5)的另一个输入端，错误位置多项式求导信号^{Λ′(Xj -1)}接选择与取倒数电路(14)的另一输入端，选择与取倒数电路(14)的输出分别接锁存器(12)的输入端及三路选择器(7)的第二输入端，锁存器(12)的输出分别接三路选择器(7)的第一输入端及选择与触发电路(15)的第二输入端，伴随多项式信号S(x)接三路选择器(7)的第三输入端和赋初值与三态功能电路(8)的另一个输入端，其输出接乘法器(6)的另一个输入端，选择与触发电路(15)的输出接静态存储器(16)的输入端，静态存储器(16)的输出分别接选择器(1)的另一个输入端及选择与触发电路(15)的第三输入端，选择器(11)选择输出错误位置多项式信号或错误值多项式信号或错误值信号给外部电路。

2、根据权利要求1所述的里德所罗门解码器的关键方程与错误值求解优化电路，其特征在于，

上述选择与取倒数电路(14)由选择(141)和取倒数器(142)组成，上述错误位置多项式求导信号^{Λ′(Xj -1)}接选择器(141)的一个输入端，选择器(141)的输出接取倒数器(142)的输入端，选择器(141)的另一个输入来自赋初值与三态功能电路(8)的输出，取倒数器142的输出给上述锁存器(12)。

3、根据权利要求1所述的里德所罗门解码器的关键方程与错误值求解优化电路，其特征在于，

上述选择与触发电路(15)由选择器(151)、触发器(152)、选择器(153)及触发器(154)组成，选择器(151)的一个输入来自乘法器(6)的输出，另一个输入来自静态存储器(16)的输出，其输出接触发器(152)的输入端，触发器(152)的输出接选择器(153)的一个输入端，选择器(153)的另一个输入来自锁存器(12)的输出，选择器(153)的输出接触发器(154)的输出，触发器(154)的输出接静态存储器(16)。

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