CN1934696A - 在电接触的被掩埋材料上具有有源区的横向介电隔离的集成电路以及制造方法 - Google Patents

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Abstract

说明了一种集成电路，具有由有源半导体材料构成的第一层(12)，该第一层沿着埋层(16)的一个第一面(14)延伸；并且具有沟槽结构(18，38)，这些沟槽结构将由有源半导体材料构成的所述层(12)切穿并且具有介电壁区域(42，44)，其中该介电壁区域(42，44)在横向上将由有源半导体材料构成的所述层(12)的部分区域(52，54，56)彼此电隔离，并且其中这些沟槽结构(18，38)还具有第一内部区域(46)，这些第一内部区域以导电材料而填满并且导电地接触所述埋层(16)。该集成电路的特点在于，这些沟槽结构(18，38)的第一壁区域(42)将所述埋层(16)完全切穿，并且所述沟槽结构(18，38)的第二壁区域(44)伸入到所述埋层(16)中，而没有将其完全切断。此外还说明了一种用于制造这种集成电路的方法。

Description

在电接触的被掩埋材料上具有有源区的横向介电隔离的集成电路以 及制造方法
技术领域
本发明涉及一种集成电路，具有由有源半导体材料构成的一个第一层，该第一层沿着一个埋层的一个第一面延伸，并且该集成电路具有沟槽结构(Grabenstrukturen)，这些沟槽结构将由有源半导体材料构成的层切穿并且具有一些介电壁区域，其中这些介电壁区域在横向上将由有源半导体材料构成的层的多个部分区域彼此电隔离，并且其中这些沟槽结构还具有第一内部区域，这些第一内部区域被导电材料填满，并且导电地接触所述埋层。此外，本发明还涉及一种用于制造这种集成电路的方法。
背景技术
这种集成电路和这种方法由US 2002/0008299 A1已公开。该文献示出了具有介电壁区域和导电填充物的沟槽结构。通过这些介电壁区域，设置在被掩埋的层上的半导体层的有源区在横向上彼此电隔离。借助导电的填充物，被掩埋的区域被集成电路的上表面电接触。此外向下开口的、导电地被填满的沟槽总是在被掩埋的区域中终止。
然而，通过这种方式，不能实现与埋层的、位于不同的例如相邻的有源区下方的部分区域的横向介电隔离。此外，借助在US 2002/0008299A1中公开的结构只能电接触沟槽结构的一个面。然而这种隔离是值得期望的，以便控制位于其下的被掩埋区域的、具有独特电特性的不同有源区。
发明内容
在该背景下，本发明的任务在于，提供一种具有横向彼此电隔离的有源区的集成电路，这些有源区设置在被掩埋的区域上，以及提供一种用于这种集成电路的制造方法。
该任务在开始提及类型的一种集成电路中通过这种方式解决，即沟槽结构的第一壁区域将埋层完全切穿，并且沟槽结构的第二壁区域伸入到埋层中，而没有将其完全切穿。
此外，该任务以开始提及类型的方法解决，该方法具有以下步骤：在所述第一层的与所述埋层背离的面上产生一个结构化的第一掩模，其中该第一掩模具有一些第一开口；在所述第一掩模上产生一个结构化的第二掩模，其中该第二掩模具有一些横向地相对于所述第一开口错开地设置的、部分覆盖这些第一开口的第二开口，这样所述第一掩模与所述第二掩模一同确定了一个第一开口截面并且所述第一掩模单独确定了一个大于该第一开口截面的第二开口截面；穿过该第一开口截面地刻蚀一个第一沟槽部分结构；去除所述第二掩模；穿过该第二开口截面地刻蚀一个第二沟槽部分结构直到所述埋层内；在由这些部分沟槽结构形成的沟槽结构的内表面上淀积电介质；以及以导电材料填满该其余的沟槽结构。
通过这些特征，本发明的任务被完全解决。通过这种方式，即沟槽结构的第一壁区域完全切穿埋层，位于第一壁区域之间的埋层区域与埋层的其它区域介电分离。结合伸入埋层中而没有将其完全切断的第二壁区域的特征，埋层的单个区域可以个别地被电接触。通过完全的介电横向隔离，防止了如在隔离时由于pn结而出现的横向寄生元件的形成。通过这种方式，即在根据本发明制造的集成电路中，属于不同的有源区的埋层的部分区域也介电分离，降低了对于干扰的敏感性。通过埋层的接触，可以使用低掺杂的、没有寄生电容的埋层。根据本发明的处理模型不但可用于SOI晶片，而且可用于本体晶片。
总之，由此通过具有成台阶状的(abgestuften)沟槽截面的沟槽结构提供了与有源半导体区域的横向介电隔离。内部区域的在沟槽结构的深处成台阶状的截面可以与用于埋层的用于接触的高导电的材料一同使用。替代地，在沟槽结构的不同深度中的截面可部分地以隔离材料填满。在埋层之下替代地可以为SOI晶片的用于隔离的氧化物层或如硅的半导体材料。本发明的一个特别的优点是，它可借助自对准的双掩模技术、用于介电隔离的壁区域的间隔物形成(Spacer-Bildung)以及以不同的填充方法如选择性外延或掺杂的多晶半导体材料的淀积或金属的淀积而进行。关于集成电路的构型，优选的是，沟槽结构具有两个内部区域，它们以导电材料填满，并且接触一个沿着埋层的第二面延伸的第二层。
通过该构型，在多个层面中彼此相叠的层也可以统一地电控制。
还优选的是，该第二层由半导体材料构成。
通过该第一替代的构型，本发明可用于所谓的本体-晶片。
作为第二替代方案优选的是，该第二层由介电材料构成。
通过该扩展方案，本发明可用于所谓的SOI-晶片(SOI＝绝缘体上的半导体)。
关于本方法的扩展方案，优选的是，电介质的淀积步骤包括TEOS氧化物的淀积。
TEOS是正硅酸乙脂(Tetraethylorthosilikat)的缩写。在中等温度时(直到约700℃)，由该化合物通过分解形成二氧化硅。在TEOS氧化物的淀积时，形成高质量的氧化物薄膜，其特色例如在于高的击穿场强和一致的边缘覆盖(Kantenbedeckung)。由于在本发明中产生并且应用的沟槽的多级结构，一致的边缘覆盖是重要的。
还优选的是，在电介质的淀积和在沟槽结构的底部区域上的其余沟槽结构的填满之间，将被淀积的电介质通过各向异性的刻蚀步骤去除。
当在确定的空间方向上刻蚀作用比在其它空间方向上更快地进行时，刻蚀步骤被称为各向异性的。作为在垂直方向上更快地进行的刻蚀的结果是，在此事先被淀积的、形成介电的壁区域的氧化物被尽可能地保留，而在沟槽结构的底部区域上被淀积的、会使得所期望的接触变得困难的氧化物被去除。
此外优选的是，第一和第二开口截面、被淀积的电介质的厚度和各向异性的刻蚀步骤这样互相协调，即去除这样多的氧化物，使得以后进行的以导电材料的填满仅仅电接触埋层，而不电接触第二层。
通过该扩展方案，作为至少两个彼此垂直地设置的层的接触的替代方案，也可以只电接触埋层。
一种另外的优选扩展方案的特色在于，第一和第二开口截面、被淀积的电介质的厚度和各向异性的刻蚀步骤这样互相协调，即去除这样多的氧化物，使得以后进行的以导电材料的填满电接触埋层和第二层。
在该替代的扩展方案中，多个彼此垂直设置的层电接触。
还优选的是，其余的沟槽结构以金属和/或多晶半导体材料和/或微晶(“无定形的”)半导体材料而填满。
替代地优选的是，其余的沟槽结构通过选择性的外延步骤被填满。
通过选择性的外延步骤或者通过多晶半导体材料的填充具有附加的优点，即可设置垂直的掺杂剂浓度梯度并且由此设置垂直的导电能力梯度。
另外的优点由说明书和随附的附图中得出。
自然的是，前面提及的以及后面还要阐述的特征不仅可以以各个被说明的组合而且可以以其它的组合或单独地使用，而没有离开本发明的范围。
附图说明
本发明的实施例在附图中示出并且在以下的描述中进一步被阐述。
其中分别以示意性的形式：
图1示出了在第一刻蚀步骤之后在具有第一掩模和第二掩模的本体-晶片上的应用中本发明的制造方法的中间产品；
图2示出了在第二刻蚀步骤和去除第二掩模之后，图1中的中间产品；
图3示出了根据第一扩展方案的在形成介电壁区域之后图2中的中间产品；
图4示出了通过外延步骤以高导电材料填满内部区域之后图3中的中间产品；
图5示出了通过掺杂的多晶半导体材料和/或金属和/或无定形半导体材料的淀积以高导电能力材料填满内部区域之后图3中的中间产品；
图6示出了在去除多余的导电材料和去除第一掩模之后图4或5中的晶片；以及
图7示出了根据本发明加工的SOI晶片。
具体实施方式
图1示出了具有由有源半导体材料12构成的一个第一层的晶片10，该第一层沿着埋层16的第一面14延伸。因为埋层16两面地嵌入到半导体材料、例如硅中，所以这种晶片10也被称为B本体(Bulk)-晶片。为了实现部分沟槽结构18，在首先平坦的晶片10上施加(aufgebracht)第一掩模22、优选为例如由氮化物构成的硬掩模，并且结构化。此外在附着氧化物的施加之后在第一层12的与埋层16背离的面24上淀积氮化物层26并且通过光刻技术及刻蚀步骤结构化。
氮化物层26的结构化这样进行，使得第一掩模22具有第一开口28。随后在第一掩模22上自对准地产生第二掩模30、例如光刻胶掩模(Lackmaske)，其中第二掩模30具有横向地相对第一开口错开设置的第二开口32，这些第二开口部分地覆盖第一开口28。作为结果是，第一掩模22与第二掩模30一同确定了一个第一开口截面34，并且在以后去除第二掩模30之后第一掩模确定了一个大于第一开口截面34的第二开口截面36。在两个掩模22、30的结构化之后紧接着刻蚀步骤，其中第一部分-沟槽结构18被穿过第一开口截面34向晶片10的深处地刻蚀。
沟槽部分-结构18例如可通过各向异性的刻蚀作用产生。各向异性刻蚀方法的一个例子是反应离子刻蚀。在此，来自等离子体的离子通过电场被加速。在这些离子撞击到被确定的沟槽面上时，表面原子从第一开口截面34区域中的有源半导体层12的晶格中被释放出来，其中化学过程可以叠加在该物理溅射效应上。通过来自等离子体的离子至第一开口截面34上的持续撞击，逐渐地形成部分沟槽结构18。
在参照图2的另外的步骤中，首先进行第二掩模30的去除以及第二沟槽部分结构38的、穿过第二开口截面36直到埋层16中的刻蚀。第二沟槽刻蚀步骤可以根据与第一沟槽刻蚀步骤相同的原理进行。通过该通过不同开口截面34、36的沟槽结构的多级刻蚀，形成了具有带中间阶40的部分沟槽结构18、38的、成阶台状的沟槽结构20，其中该中间阶40位于埋层16中。
图3示出了另外步骤的结果。在刻蚀之后，在沟槽结构20的内部表面上一致地淀积电介质、例如一种TEOS氧化物。在TEOS氧化物的淀积之前优选地进行内部壁区域的附着氧化(Haftoxidation)。通过一致的淀积，形成沟槽结构20的期望的第一壁区域42，这些第一壁区域42完全地切断埋层16；并且形成第二壁区域44，它们伸入埋层16中，而没有将该埋层完全切开。
此外，通过一致地淀积，在沟槽结构20的底部区域上、特别是在中间阶40上形成氧化物层。在埋层16中那里构建的该氧化物层防止了埋层16的电接触。由于这个原因实施各向异性的刻蚀步骤，其优选地将材料从中间阶40除去并且尽可能地保护壁区域42、44。氧化物淀积和各向异性刻蚀步骤的结合也被称为间隔物技术(Spacer-Technik)。接着，沟槽结构20的内部区域46以导电的材料填满。该填满例如可通过选择性的外延进行。选择性意味着，在外延生长中，过程参数被这样设置，使得生长只从暴露的单晶的半导体材料出发。在其它表面、例如氧化物或氮化物面所处的位置上，不发生淀积。
这种外延步骤的结果在图4中示出。填充半导体材料首先积聚在通过氧化物的各向异性刻蚀而形成的种子开口(Saatoeffnung)上。在此，种子被理解为一种单晶体的表面结构，在外延中原子在该表面结构上积聚并且在此接受单晶体的晶体定向。在外延中，生长材料的掺杂可以变化。在此形成的外延伞形部分48随后通过化学机械平坦化被去除。埋层16的电接触在中间阶40的无氧化物的区域上进行。
替代通过外延步骤填满内部区域46，该填充也可以通过金属和/或掺杂的多晶材料和/或无定形的半导体材料的淀积来进行。这在图5中被示出，其中层50代表以这种材料的填满。接着，层50的从沟槽结构20中向外伸出的部分51例如通过化学机械平坦化被去除并且所述第一掩模22通过一个刻蚀步骤被去除。
图6示出了在去除层51和第一掩模22之后图4或图5中的晶片10。图6由此示出了具有沟槽结构20的本体-晶片10，这些沟槽结构20切穿由有源半导体材料构成的层12并且具有介电壁区域42、44，其中介电壁区域42、44将由有源半导体材料构成的层12的部分区域52、54、56在横向上彼此电隔离，并且其中这些沟槽结构20此外还具有第一内部区域46，这些内部区域以导电材料填满并且导电地接触埋层16。在层12的部分区域52、54、56中，随后元器件、例如场效应管通过另外的步骤被形成和接触，以形成集成电路。
在图6中的晶片10中，沟槽结构具有第二内部区域58，它们以导电材料填满并且与第二层60电接触，该第二层60沿着埋层16的第二面62延伸。该第二层60在本体晶片10的情况下由半导体材料构成。
本发明也可以以SOI-晶片64而实现，其中埋层16在由介电材料构成的第二层66以及位于其下的半导体材料68上延伸。这种SOI晶片64在图7中被示出。
此外，第一开口截面34和第二开口截面36、淀积的电介质的厚度、即壁区域42、44的厚度，以及各向异性的刻蚀步骤可以这样彼此协调，使得只去除这样多的氧化物，使得以后进行的、以导电材料的填满只接触埋层16，而不接触第二层58或60。这同样在图7中被示出。然而自然可理解的是，这种其中只是埋层16被接触、而与埋层16的第二面62邻接的第二层60、66不被接触的构型也可在根据图1至6的晶片10中实现。此外自然可理解的是，在根据图7的SOI晶片中，位于氧化物层66之下的半导体层68也可被电接触。

Claims (11)

1.集成电路，具有一个由有源半导体材料构成的第一层(12)，该第一层沿着一个埋层(16)的一个第一面(14)延伸；并且具有一些沟槽结构(18，38)，这些沟槽结构将由有源半导体材料构成的所述层(12)切穿并且具有介电壁区域(42，44)，其中这些介电壁区域(42，44)在横向上将由有源半导体材料构成的所述层(12)的多个部分区域(52，54，56)彼此电隔离，并且其中这些沟槽结构(18，38)还具有第一内部区域(46)，这些第一内部区域被导电材料填满并且导电地接触所述埋层(16)，其特征在于，这些沟槽结构(18，38)的第一壁区域(42)将所述埋层(16)完全切穿，并且这些沟槽结构(18，38)的第二壁区域(44)伸入到所述埋层(16)中，而没有将其完全切断。
2.根据权利要求1的集成电路，其特征在于，这些沟槽结构(18，38)具有第二内部区域(58)，这些第二内部区域被导电材料填满并且电接触一个第二层(60；66)，该第二层沿着所述埋层(16)的一个第二面(62)延伸。
3.根据权利要求2的集成电路，其特征在于，该第二层(60)由半导体材料构成。
4.根据权利要求2的集成电路，其特征在于，该第二层(66)由介电材料构成。
5.用于制造集成电路的方法，其中该集成电路具有一个由有源半导体材料构成的第一层(12)，该第一层沿着一个埋层(16)的一个第一面(14)延伸；并且具有一些沟槽结构(20)，这些沟槽结构将由有源半导体材料构成的所述层(12)切穿并且具有介电壁区域(42，44)，其中这些介电壁区域(42，44)在横向上将由有源半导体材料构成的所述层(12)的多个部分区域(52，54，56)彼此电隔离，并且其中这些沟槽结构(20)还具有第一内部区域(46)，这些第一内部区域被导电材料填满并且导电地接触所述埋层(16)，其特征在于以下步骤：在所述第一层(12)的与所述埋层(16)背离的面(24)上产生一个结构化的第一掩模(22)，其中该第一掩模(22)具有一些第一开口(28)；在所述第一掩模(22)上产生一个结构化的第二掩模(30)，其中该第二掩模(30)具有一些横向地相对于所述第一开口(28)错开地设置的、部分覆盖这些第一开口(28)的第二开口(32)，这样所述第一掩模(22)与所述第二掩模(30)一同确定了一个第一开口截面(34)并且所述第一掩模(22)单独确定了一个大于该第一开口截面(34)的第二开口截面(36)；穿过该第一开口截面(34)地刻蚀一个第一沟槽部分结构(18)；去除所述第二掩模(30)；穿过该第二开口截面(36)地刻蚀一个第二沟槽部分结构(38)直到所述埋层(16)内；在由这些部分沟槽结构(18，38)形成的沟槽结构(20)的内表面上淀积电介质；以及以导电材料填满该其余的沟槽结构(20)。
6.根据权利要求5的方法，其特征在于，电介质的所述淀积步骤包括TEOS-氧化物的淀积。
7.根据权利要求5或6的方法，其特征在于，在电介质的所述淀积和在该沟槽结构(20)的底部区域上的该其余沟槽结构(20)的所述填满之间，通过各向异性的刻蚀步骤去除被淀积的电介质。
8.根据权利要求7的方法，其特征在于，该第一和该第二开口截面(34，36)、该被淀积的电介质的厚度和所述各向异性的刻蚀步骤这样互相协调，即去除这样多的氧化物，使得以后进行的所述以导电材料的填满仅仅电接触所述埋层(16)，而不电接触所述第二层(60；66)。
9.根据权利要求7的方法，其特征在于，该第一和该第二开口截面(34，36)、该被淀积的电介质的厚度和所述各向异性的刻蚀步骤这样互相协调，即去除这样多的氧化物，使得以后进行的所述以导电材料的填满电接触所述埋层(16)和所述第二层(60；66)。
10.根据权利要求5至9之一的方法，其特征在于，该其余的沟槽结构(20)以金属和/或多晶半导体材料填满。
11.根据权利要求5至9之一的方法，其特征在于，该其余的沟槽结构(20)通过一个选择性的外延步骤被填满。
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