CN1933155A - 半导体装置 - Google Patents

半导体装置 Download PDF

Info

Publication number
CN1933155A
CN1933155A CNA2006101537207A CN200610153720A CN1933155A CN 1933155 A CN1933155 A CN 1933155A CN A2006101537207 A CNA2006101537207 A CN A2006101537207A CN 200610153720 A CN200610153720 A CN 200610153720A CN 1933155 A CN1933155 A CN 1933155A
Authority
CN
China
Prior art keywords
semiconductor device
mentioned
line
pmos111
voltage
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CNA2006101537207A
Other languages
English (en)
Other versions
CN1933155B (zh
Inventor
加藤且宏
市川宪治
永山淳
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Oki Electric Industry Co Ltd
Original Assignee
Oki Electric Industry Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Oki Electric Industry Co Ltd filed Critical Oki Electric Industry Co Ltd
Publication of CN1933155A publication Critical patent/CN1933155A/zh
Application granted granted Critical
Publication of CN1933155B publication Critical patent/CN1933155B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/003—Modifications for increasing the reliability for protection
    • H03K19/00315—Modifications for increasing the reliability for protection in field-effect transistor circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0266—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

本发明提供可同时实现对噪声的耐受性和对浪涌电流的耐受性的半导体装置。半导体装置(100)中的保护电路(110)具备：与接地线GND电气连接的nMOS(112)；在电源线VDD和nMOS(112)之间连接、当电源线VDD和接地线GND之间产生规定的偏置电压时，即电源线VDD被施加工作电压时，使电源线VDD和nMOS(112)的电气连接导通的pMOS(111)。

Description

半导体装置
技术领域
本发明涉及半导体装置，具体地说，涉及具备CMOS(Complementary-Metal-Oxide-Semiconductor)电路的半导体装置中的静电浪涌对策。
背景技术
近年，以液晶显示面板为代表的平板显示装置(以下称为FPD装置)迅速普及。这样的FPD装置，具备用于按照图象信息点亮或熄灭显示象素的控制用半导体集成电路(以下，简称控制用半导体装置)。
FPD装置等这类显示装置的图象品质主要由灰度或对比度等确定。灰度是确定图象的精细度的要素之一，对比度是确定图象的鲜明度的要素之一。一般地说，灰度越大即灰度级数越大则图象越精细，另外，对比度越大即灰度间的明暗差及色差越大则图象越鲜明。从而，通过确保充分对比度和大的灰度，可实现高品质的图象。
但是，若将灰度设大，则灰度间的对比度变小。因而，为了确保充分对比度并取大的灰度，必须提高对驱动象素的控制用半导体装置的供给电压来充分确保灰度间的电位差。传统中，一般地说，通过供给控制用半导体装置十几伏到几十伏左右的较高电压，确保必要的对比度和灰度。
另外，安装到传统的FPD装置的控制用半导体装置中，往往采用具有MOS(Metal-Oxide-Semiconductor)构造的半导体装置(以下，简称MOS构造装置)。
一般的MOS构造装置，主要是在浅杂质扩散区域上夹着薄绝缘膜来淀积栅电极而实现高集成性。因而，具有容易被外部侵入的静电浪涌破坏的可能性的构造特征。换言之，安装到显示装置的控制用半导体装置具有MOS构造，因此存在对外部的静电浪涌的耐受性低的问题。另外，不仅是安装到FPD装置等的显示装置的在十几伏到几十伏左右的较高电压下工作的半导体装置(以下，称为高耐压半导体装置)，对于3V到5V左右的通常电压下工作的半导体装置(以下，称为低耐压半导体装置)也存在共同的问题。
以前，为了提高MOS构造装置对静电浪涌的耐受性，在电源线VDD和接地线GND之间，设置其栅极接地的nMOS(Grounded GatenMOS：以下简称GGNMOS)作为保护电路(也称为保护元件)(例如参照专利文献1)。图1表示具备GGNMOS910作为保护电路的半导体装置900的电路结构。
如图1所示，半导体装置900具有，作为保护电路的GGNMOS910、内部电路920以及内部电路920中寄生的寄生二极管930在电源线VDD和接地线GND之间并联的结构。
另外，例如在p型半导体基板(以下简称p型基板)形成的GGNMOS910的层结构如图2的截面图所示。如图2所示，GGNMOS910具有p型基板1、栅极绝缘膜2、栅电极3、漏极4、源极5、背栅极6。漏极4及源极5是在p型基板1掺杂n型杂质而形成的扩散区域，具有n型导电性。另外，漏极4与电源线VDD连接，源极5与接地线GND连接。被漏极4和源极5夹持的区域上隔着薄的栅绝缘膜2形成栅电极3。该栅电极3也与接地线GND连接。背栅极6是控制p型基板1的电位的电极，是掺杂p型杂质而形成的具有p型导电性的扩散区域。
另外，GGNMOS910中，对于正极性的浪涌电流，集电极与漏极4连接、发射极与源极5连接、基极经由p型基板1的基板电阻R1与背栅极6连接的双极晶体管(以下称为寄生双极晶体管)进行寄生动作。从而，例如正极性的浪涌电流输入电源线VDD时，该浪涌电流导致GGNMOS910中寄生的寄生双极晶体管的漏极电压上升，然后，寄生双极晶体管导通。从而，经由寄生双极晶体管向接地线GND释放浪涌电流，结果，可防止内部电路920的破坏。
另一方面，GGNMOS910中，对于负极性的浪涌电流，以p型基板1为阳极、n型漏极4为阴极的PN结二极管进行寄生动作。从而，例如负极性的浪涌电流输入电源线VDD时，起阳极作用的p型基板1和起阴极作用的漏极4之间施加的漏极电压立即达到PN结的正向电压Vf，从而，浪涌电流经由PN结二极管立即向接地线GND释放。其结果，防止内部电路920的破坏。另外，例如p型基板1为硅基板时，PN结的正向电压Vf为约0.6V。
[专利文献1]特开2002-268614号公报
发明内容
但是，传统的半导体装置中，除了对静电浪涌耐受性，还有如何防止噪声引起的破坏的课题。特别地，上述控制用半导体装置这类的在较高电压下工作的高耐压半导体装置，与较低电压下工作的低耐压半导体装置相比，非常难以防止噪声引起的破坏。其理由说明如下。
图3是高耐压半导体装置用工艺(以下称为高耐压工艺)制造的GGNMOS(称为高耐压GGNMOS)流入浪涌电流时的漏极电压VD和漏极电流ID的关系(以下称为电压电流特性)以及低耐压半导体装置用工艺(以下称为低耐压工艺)制造的GGNMOS(称为低耐压GGNMOS)的电压电流特性的关系的示意图。
图3中，线段A-A表示高耐压GGNMOS的寄生双极晶体管由正极性的浪涌电流导通后的特性曲线的斜率，线段B-B表示低耐压GGNMOS的寄生双极晶体管由正极性的浪涌电流导通后的特性曲线的斜率。另外，点f表示高耐压半导体装置的使用电源电压即工作时向高耐压GGNMOS施加的电源电压和GGNMOS被破坏时的电流的交点。而且，点g表示低耐压半导体装置的使用电源电压即工作时向低耐压GGNMOS施加的电源电压和噪声发生时流向低耐压GGNMOS的电流的交点。
如图3所示，高耐压GGNMOS的寄生双极晶体管由正极性的浪涌电流导通后的特性曲线的斜率(线段A-A′)和低耐压GGNMOS的寄生双极晶体管由正极性的浪涌电流导通后的特性曲线的斜率(线段B-B′)大致相等。这些斜率表示浪涌电流流入寄生双极晶体管pt本身的容易度(导通后的导通电阻)。即，各寄生双极晶体管导通后的导通电阻决定了保护电路的浪涌电流吸收能力。因而，寄生双极晶体管导通后的特性曲线的斜率(线段A-A′及线段B-B′)越陡，输入的浪涌电流作为集电极电流，可越快地从电源线VDD向接地线GND释放，结果，浪涌电流不流入要保护对象即内部电路侧，高效地将浪涌电流引入保护电路本身，从而可提高半导体装置对静电浪涌的耐受性。
通常，寄生双极晶体管的导通电阻与高耐压工艺和低耐压工艺的差异无关，设定为大约几欧姆到几十欧姆的较低值。这样，较低的导通电阻根据例如以下的理由，在高耐压半导体装置中，成为实际工作时对噪声的破坏耐受性降低的要因。
在低耐压半导体装置的场合，实际工作时在电源线VDD和接地线GND之间供给的偏置电压，通常为3.3V到5.5V左右。相对地，在高耐压半导体装置的场合，实际工作时在电源线VDD和接地线GND之间供给的偏置电压，如上所述为10几伏到数10伏左右。即，高耐压半导体装置被施加低耐压半导体装置的约10倍左右的偏置电压。
这里，例如，令高耐压半导体装置的工作电压为40V，令低耐压半导体装置及高耐压半导体装置的GGNMOS中分别寄生的寄生双极晶体管的导通电阻都是10Ω，则发生噪声时流向低耐压半导体装置的寄生双极晶体管的电流为约0.33A(安培)到0.55A，而流向高耐压半导体装置的寄生双极晶体管的电流为4A。即，噪声发生时，高耐压半导体装置的寄生双极晶体管中，流过低耐压半导体装置的寄生双极晶体管的约10倍的电流。
通常，即使瞬时流过数100mA(毫安)左右的电流，MOS构造装置被破坏的可能性也低，但是安培级的电流流过时的瞬时被破坏的可能性高。因而，包含被施加10几伏到数10伏的偏置电压的保护电路的传统高耐压半导体装置中，有发生的噪声导致在芯片内发生永久破坏(布线熔断或PN结破坏等)的可能性的问题。
另外，以上的说明中，噪声引起的破坏容易发生仅仅是着眼于电流的大小进行说明的，但是另外，不用说噪声发生时的发热量(电压×电流)的差异也同样产生噪声引起的破坏。本说明中，为了避免重复说明，省略了发热量的差异和破坏的发生容易度的关系的说明。
这样，传统的高耐压半导体装置中，若为了提高对浪涌电流的耐受性，则有易于发生噪声引起的破坏的问题。
因而本发明针对上述的问题而提出，目的是提供可同时实现对噪声的耐受性和对浪涌电流的耐受性的半导体装置。
为了达到上述目的，本发明的半导体装置，具备：第1线及第2线；与第2线电气连接的第1晶体管；在第1线和第1晶体管之间连接，当第1线和第2线之间施加工作用的偏置电压时，使该第1线与该第1晶体管之间的电气连接导通的第2晶体管。
第1线和第2线之间产生规定的电位差的场合，即半导体装置为激活状态(工作时)的场合，使第1线和第1晶体管之间导通的第2晶体管在半导体装置工作时，起电阻元件的作用，以限制第1线和第2线之间经由第1及第2晶体管流过的电流。从而，可通过起电阻元件作用的第2晶体管，限制半导体装置工作时产生的噪声引起的浪涌电流。另外，此时的电阻值由第2晶体管的导通电阻确定。从而，通过控制该导通电阻，可防止工作时产生的噪声引起的瞬态电流流向第1及第2晶体管，避免由此产生的永久破坏。即，通过设置在半导体装置工作时起电阻元件作用的第2晶体管，可改善对噪声的耐受性。
另外，例如令第1线为电源线，则正极性的浪涌电流输入第1线时，在第1线和第2线之间产生偏置的电位差，从而第2晶体管成为导通状态。从而，考虑上述对噪声的耐受性，为了实现正极性的浪涌电流引入的容易度，通过控制第2晶体管的导通电阻，可在防止噪声发生时瞬态电流流向第1及第2晶体管的同时，维持浪涌电流引入的容易度。即，对噪声的耐受性和对浪涌电流的耐受性可同时实现。
而且，例如负极性的浪涌电流输入第1线时，相对于电流的流向，第1晶体管及第2晶体管都起正向连接的PN结二极管的作用。因而，例如与在第1晶体管和第1线之间只设置电阻元件的场合比较，容易实现负极性的浪涌电流引入的容易度。即，可改善半导体装置对负极性的浪涌电流的耐受性。
另外，本发明的半导体装置也可构成为具备：第1线及第2线；与第2线电气连接的第1晶体管；在第1线和第2线之间连接的内部电路；在第1线和第1晶体管之间连接，当从内部电路供给控制电压时切断第1线与第1晶体管的电气连接的第2晶体管。
第1线和第2线之间产生规定的电位差的场合，即半导体装置为激活状态(工作时)的场合，第1线和第1晶体管之间通过用第2晶体管切断，可防止半导体装置工作时产生的噪声引起的浪涌电流流向第1及第2晶体管。即，通过设置防止半导体装置工作时噪声引起的浪涌电流流向自身及第1晶体管的第2晶体管，可改善对噪声的耐受性。
另外，例如通过将第2晶体管的第2控制端子经由内部电路与第2线(例如接地线)连接，例如正极性的浪涌电流输入第1线时，可使第2晶体管成为导通状态。从而，为了实现正极性的浪涌电流引入的容易度，可通过控制第2晶体管的导通电阻，维持浪涌电流引入的容易度。
另外，例如负极性的浪涌电流输入第1线时，相对于电流的流向，第1晶体管及第2晶体管都起正向连接的PN结二极管的作用。因而，例如与在第1晶体管和第1线之间只是设置电阻元件的场合比较，容易实现负极性的浪涌电流引入的容易度。即，可改善半导体装置对负极性的浪涌电流的耐受性。
这样，根据本发明，对噪声的耐受性和对浪涌电流的耐受性可同时实现。
根据本发明，可提供可同时实现对噪声的耐受性和对浪涌电流的耐受性的半导体装置。
附图说明
图1是具有GGNMOS910作为保护电路的半导体装置900的概略结构的电路图。
图2是p型半导体基板上形成的GGNMOS910的层结构的截面图。
图3是高耐压半导体装置用工艺制造的GGNMOS中浪涌电流流入时的漏极电压VD和漏极电流ID的关系以及低耐压半导体装置用工艺制造的GGNMOS中浪涌电流流入时的漏极电压VD和漏极电流ID的关系的示意曲线图。
图4是本发明实施例1的半导体装置100的概略结构的电路图。
图5(a)是保护电路110中的pMOS111和nMOS112的概略层结构的截面图，(b)是正极性的浪涌电流流入半导体装置100的场合的保护电路110的电流电压特性(I-V特性)的曲线图。
图6(a)是保护电路110中pMOS111和nMOS112的概略层结构的截面图，(b)是负极性的浪涌电流流入半导体装置100的场合的保护电路110的电流电压特性(I-V特性)的曲线图。
图7是本发明比较例1的半导体装置800的概略结构的电路图。
图8是本发明实施例2的半导体装置200的概略结构的电路图。
图9是本发明实施例3的半导体装置300的概略结构的电路图。
图10是本发明实施例4的半导体装置400的概略结构的电路图。
[符号的说明]
1p型基板
11、21栅极绝缘膜
12、22栅电极
13、23漏极
14、24源极
15、25背栅极
17、27PN结二极管
26阱区域
100、200、300、400半导体装置
110、210、310、410保护电路
111pMOS
112nMOS
113电阻
120内部电路
130寄生二极管
GND接地线
VDD电源线
R1基板电阻
pt寄生双极晶体管
B背栅极
D漏极
G栅极
S源极
具体实施方式
以下，参照图面详细说明本发明的最佳实施例。
[实施例1]
首先，参照图面详细说明本发明实施例1。另外，各图只是以可理解本发明的内容的程度概略地表示形状、大小及位置关系，因此本发明不仅仅限于在各图例示的形状、大小及位置关系。另外，后述中例示的数值只是本发明的优选例，因此本发明不限于例示的数值。在后述的各实施例中也同样。
另外，本实施例中，在高耐压工艺制造的半导体装置中，以由10数V到数10V左右或更高的工作电压驱动的半导体装置为例进行说明。但是，本发明不限于此，也可适用于例如3.3V到5.5V左右的通常工作电压或其以下的工作电压驱动的半导体装置。
●结构
图4是本实施例的半导体装置100的概略结构的电路图。如图4所示，本实施例的半导体装置100具有在电源线(第1线)VDD和接地线(第2线)GND之间并联保护电路110、内部电路120以及寄生二极管130的结构。
保护电路110具有串联的p型MOS晶体管(以下简称pMOS)111及nMOS(第1晶体管)112。pMOS(第2晶体管)111的漏极(第3端子)D和nMOS112的漏极(第2端子)D共同连接。pMOS111的源极(第4端子)S与电源线VDD连接。另一方面，nMOS112的源极(第1端子)S与接地线GND连接。
另外，pMOS111，栅极(第2控制端子)G与接地线GND连接，背栅极B与电源线VDD连接。从而，pMOS111在半导体装置100的通常工作时，成为常时导通(接通)的状态。另一方面，nMOS112的栅极(第1控制端子)G及背栅极B都与接地线GND连接。从而，nMOS112在半导体装置100的通常工作时，成为常时截止(切断)的状态。另外，本说明中，pMOS111的背栅极B是指用例如p型基板1(参照例如图5(a))作成半导体装置100时，在p型基板1形成的pMOS111的阱区域26(参照例如图5(a))的一部分。从而，pMOS111的背栅极电位指pMOS111的阱电位。同样，用例如p型基板1作成半导体装置100时，nMOS112的背栅极B是指p型基板1的一部分。从而，nMOS112的背栅极电位是指p型基板1的基板电位。但是，例如采用n型半导体基板时，情况正相反。
内部电路120可采用以前一般使用的内部电路，这里省略详细的说明。另外，寄生二极管130是在内部电路120寄生的二极管。
这样，本实施例的半导体装置100具有如下结构：通常工作时具有常时导通状态的pMOS111与常时截止状态的nMOS112串联的构造的保护电路110在电源线VDD和接地线GND之间设成与内部电路120及其寄生二极管130并联。
●动作
接着，参照图面详细说明本实施例的半导体装置100的动作。另外，以下，着眼于保护电路110的动作，分别说明正极性的浪涌电流输入电源线VDD的场合及工作时发生噪声的场合以及负极性的浪涌电流输入电源线VDD的场合。
●●正极性的浪涌电流输入的场合及工作时发生噪声的场合
图5是正极性的浪涌电流(也称为静电浪涌)流入本实施例的电源线VDD的场合及工作时发生噪声的场合的保护电路110的动作说明图。另外，正极性的浪涌电流流入电源线VDD的场合的保护电路110的动作和半导体装置100工作时发生噪声的场合的保护电路110的动作近似相同，这里汇总两者进行说明。
图5中，(a)是保护电路110中的pMOS111和nMOS112的概略层结构的截面图，(b)是正极性的浪涌电流流入半导体装置100的场合的保护电路110的电流电压特性(I-V特性)的曲线图。另外，图5(a)中，箭头表示正极性或负极性的浪涌电流输入时电流的流向。
这里，说明保护电路110的工作时，用图5(a)说明pMOS111及nMOS112的概略层结构。
●●●pMOS111的概略层结构
如图5(a)所示，构成保护电路110的pMOS111具备：p型基板1；p型基板1上形成的阱区域26；阱区域26上部形成的漏极23及源极24；被p型基板1的漏极23和源极24夹持的区域上形成的栅极绝缘膜21及栅电极22；阱区域26上部形成的背栅极25。
阱区域26及背栅极25是在p型基板1注入n型杂质而形成的扩散区域，具有n型导电性。但是，为了具有比阱区域26高的导电性，在背栅极25扩散杂质。另外，漏极23及源极24是在阱区域26注入p型杂质而形成的扩散区域，具有p型导电性。
上述结构中，背栅极25是控制阱区域26的电位(阱电位)的电极，经由规定的布线层与电源线VDD连接。即，pMOS111的背栅极电位(阱电位)作为电源电位。另外，pMOS111中的源极24与电源线VDD连接，栅电极22与接地线GND连接。从而，在正极性的浪涌电流输入电源线VDD的场合及动作中(也包含噪声发生时)，pMOS111成为与在栅极施加相对为负的电压的状态相同的状态。即，在正极性的浪涌电流输入电源线VDD的场合及动作中(也包含噪声发生时)，pMOS111成为常时导通状态。因而，在正极性的浪涌电流输入的场合及动作中(也包含噪声发生时)，pMOS111起以其导通电阻为电阻值的电阻元件的功能。另外，pMOS111的漏极23经由规定的布线层与nMOS112的漏极13连接。
●●●nMOS112的概略层结构
另外，构成相同保护电路110的nMOS112具备：p型基板1；p型基板1上部形成的漏极13及源极14；被p型基板1的漏极13和源极14夹持的区域上形成的栅极绝缘膜11及栅电极12；p型基板1上部形成的背栅极15。
背栅极15是在p型基板1注入p型杂质而形成的扩散区域，具有p型导电性。但是，为了具有比p型基板1高的导电性，在背栅极15扩散杂质。另外，漏极13及源极14是在p型基板1注入n型杂质而形成的扩散区域，具有n型导电性。
上述结构中，背栅极15是控制p型基板1的电位的电极，经由规定的布线层与接地线GND连接。即，nMOS112的背栅极电位作为接地电位。另外，nMOS112中的源极14及栅电极12与接地线GND连接。即，本实施例的nMOS112起GGNMOS的功能。从而，通常工作中，nMOS112成为截止状态。
但是，nMOS112在正极性的浪涌电流输入的场合及工作时发生噪声的场合，寄生双极晶体管pt产生寄生的动作。该寄生双极晶体管pt具有集电极与漏极13连接、发射极与源极14连接、基极经由p型基板1的基板电阻R1与背栅极15连接的结构。输入电源线VDD的浪涌电流及噪声发生时的浪涌电流通过该寄生双极晶体管pt的导通而向接地线GND释放。以下，用图5(a)及图5(b)说明保护电路110的动作，即通过nMOS112中寄生的寄生双极晶体管pt的导通而使浪涌电流向接地线GND释放时的动作。另外，以下，首先，说明在电源线VDD和接地线GND之间单独连接的pMOS111的动作和在相同电源线VDD和接地线GND之间单独连接的nMOS112的动作，用这些说明由pMOS111及nMOS112组成的保护电路110的动作。
●●●pMOS111的动作
如上所述，正极性的浪涌电流输入电源线VDD的场合及动作中(也包含噪声发生时)，pMOS111作为通过pMOS111的导通电阻来确定电阻值的电阻元件而动作。从而，这些场合的pMOS111的特性曲线F1如图5(b)所示，成为具有直线F1′所示斜率的近似直线状。即，与其导通电阻和源极·漏极间产生的电位差V对应的电流Ip′(参照图5(a))流向pMOS111。
●●●nMOS112的动作
另一方面，在正极性的浪涌电流输入的场合及工作时发生噪声的场合，如上所述，nMOS112的寄生双极晶体管pt产生寄生的动作。此时的nMOS112的特性如图5(b)中的特性曲线D1所示。
如图5(b)的特性曲线D1所示，若正极性的浪涌电流输入电源线VDD或工作时发生噪声，则首先n型漏极13和p型基板1之间施加的漏极电压VD上升。然后，nMOS112的漏极电压VD超过漏极13和p型基板1之间形成的PN结的击穿电压的时刻a′，电流Ia′(参照图5(a))从漏极13流向p型基板1。
接着，如图5(b)所示，在漏极电压VD的上升(时刻a′→时刻b′)的同时，从漏极13流向p型基板1的电流Ia′增加，从而p型基板1的电位上升。但是，流入p型基板1的电流Ia′的一部分，作为基极电流Ib′经由基板电阻R1及背栅极15向接地线GND释放。
然后，在p型基板1的电位从n型的源极14的源极电位上升的量达到PN结的正向电压Vf的时刻c′，nMOS112中寄生的寄生双极晶体管pt导通，p型基板1和源极14之间流过正向的电流Ic′(参照图5(a))。另外，例如p型基板1是硅基板时，PN结的正向电压Vf为约0.6V。
如上所述，若寄生双极晶体管pt导通，则有贯通漏极13(寄生双极晶体管pt的集电极)和源极14(寄生双极晶体管pt的发射极)的集电极电流Id′流过(参照图5(a))，因此如图5(b)所示，漏极电压VD急剧降低(时刻c′→时刻d′)。然后(时刻d′以后)，nMOS112起以该寄生双极晶体管pt的导通电阻为电阻值的电阻元件的功能。因而，其特性曲线中，伴随漏极电压VD的上升，漏极电流Id′以近似直线状上升。从而，输入电源线VDD的正极性的浪涌电流或工作时发生的噪声产生的浪涌电流向接地线GND释放。
这样，在输入正极性的浪涌电流的场合及工作时噪声发生的场合，nMOS112使寄生双极晶体管pt导通，将浪涌电流作为其基极电流Ib′及集电极电流Id′被接地线GND吸收。
●●●保护电路110的动作
根据上述pMOS111的动作和nMOS112的动作，本实施例的保护电路110的动作如下。
即，pMOS111起限制流向保护电路110的电流的电阻元件的功能主要是在nMOS112的寄生双极晶体管pt导通(参照图5(b)的时刻c)，漏极13侧积蓄的电荷放出之后(图5(b)的时刻d以后)。另外，到寄生双极晶体管pt导通，漏极13侧积蓄的电荷放出为止(图5(b)的时刻a到时刻d)的特性曲线与nMOS112单体的场合近似相同，这里省略详细的说明。
从而，在时刻d以下，保护电路110的特性曲线G1是在nMOS112的特性曲线D1中的电压分量(横轴)上加上pMOS111的特性曲线F1中的电压分量(横轴)形成的。
这里，为了辅助说明，引出通过时刻d′且与纵轴平行的辅助线Z-Z，从其与横轴的交点引出与表示pMOS111的特性曲线F1的斜率的直线F1′平行的直线F1″。这样，如图5(b)中的距离X1及X2所示，采用相同漏极电流ID时，辅助线Z-Z上的点(时刻d′以后)到nMOS112的特性曲线D1的距离与直线F1″上的点到保护电路110的特性曲线G1的距离成为相等。
这样，本实施例的保护电路110构成为，在正极性的浪涌电流输入电源线VDD的场合及动作中(也包含噪声发生时)，通过成为常时导通状态而起电阻元件功能的pMOS111和同样在正极性的浪涌电流输入电源线VDD的场合及动作中(也包含噪声发生时)发生寄生双极晶体管pt寄生的动作的nMOS112，在电源线VDD和接地线GND之间串联。换言之，保护电路110进行与在电源线VDD和nMOS112的漏极之间连接有由pMOS111的导通电阻确定电阻值的电阻元件的电路同样的动作。
这里，pMOS111的导通电阻可通过控制其栅极长及栅极宽而任意设定。即，本实施例的保护电路110中，通过控制pMOS111的栅极长及栅极宽，可将pMOS111的导通电阻设定成期望值。因而，可实现容易引入输入电源线VDD的正极性的浪涌电流和防止实际工作时的噪声引起的破坏的保护电路110及包含它的半导体装置100。
●●输入负极性的浪涌电流的场合
接着，说明负极性的浪涌电流输入电源线VDD的场合的保护电路110的动作。图6是负极性的浪涌电流流入本实施例的半导体装置100时保护电路110的动作说明图。另外，图6中，(a)是保护电路110中的pMOS111和nMOS112的概略层结构的截面图，(b)是负极性的浪涌电流流入半导体装置100的场合的保护电路110的电流电压特性(I-V特性)曲线图。另外，图6(a)中，箭头表示负极性的浪涌电流输入时电流的流向。
pMOS111的概略层结构和nMOS112的概略层结构与用上述中图5(a)说明的构造相同，这里省略说明。
另外，负极性的浪涌电流输入电源线VDD时，如图6(a)所示，对以p型漏极23为阳极、n型阱区域26为阴极的PN结二极管27的电流的流动，pMOS111在正向上进行寄生动作。同样，对以p型基板1为阳极、n型漏极13为阴极的PN结二极管17的电流的流动，nMOS112在正向上进行寄生动作(参照图6(a))。从而，pMOS111及nMOS112的特性曲线F2及D2分别如图6(b)所示，成为正向的PN结二极管的特性曲线。
这样，本实施例的保护电路110，负极性的浪涌电流输入电源线VDD的场合，成为与将以上的正向的PN结二极管17及27在接地线GND和电源线VDD之间串联的电路结构等价。从而，保护电路110的特性曲线G2如图6(b)所示，成为在nMOS112的特性曲线D2中的电压分量(横轴)上加上pMOS111的特性曲线F2中的电压分量(横轴)。从而，如图6(b)中的距离X3及X4所示，采用相同电流ID的场合，辅助线Y-Y上的点到nMOS112的特性曲线D2的距离和pMOS111的特性曲线F2上的点到保护电路110的特性曲线G2的距离相等。
其结果，本实施例的保护电路110中，负极性的浪涌电流输入电源线VDD的场合，各个阳极(漏极23或p型基板1)和各个阴极(阱区域26或漏极13)之间施加的电位差V立即达到PN结的正向电压Vf，从而，负极性的浪涌电流经由pMOS111及nMOS112向接地线GND立即放出。另外，例如p型基板1为硅基板时，PN结的正向电压Vf为约0.6V。
●效果
这里，为了更明确说明本实施例的效果，举出图7所示的比较例1。如图7所示，本比较例的半导体装置800具有将保护电路810和内部电路120和寄生二极管130在电源线VDD和接地线GND之间并联的结构。
保护电路810具有在电源线VDD和接地线GND之间连接的nMOS112和在nMOS112的漏极D和电源线VDD之间连接的电阻811。nMOS112与实施例1的nMOS112同样，栅极G和源极S和背栅极B分别与接地线GND连接。从而，nMOS112在半导体装置800的通常工作时，成为常时截止的状态。
另外，内部电路120及寄生二极管130与实施例1(参照图4)同样，这里省略说明。
这样，本比较例的半导体装置800中，将电阻811和通常工作时中常时截止状态的nMOS112串联的保护电路810具有在电源线VDD和接地线GND之间并联内部电路120及其寄生二极管130的结构。换言之，具有将图4所示保护电路110中的pMOS111置换成电阻811的电路结构。
如上所述，本比较例的保护电路810具有将图4所示保护电路110中的pMOS111置换成电阻811的电路结构。从而，正极性的浪涌电流输入电源线VDD的场合及工作时发生噪声的场合的保护电路810的动作，与令电阻811的电阻值与pMOS111的导通电阻的电阻值相同的场合的保护电路110的动作大致相同。即，电阻811的特性用具有与图5(b)中的直线F1′的斜率相同斜率的直线表示。从而，保护电路810的特性曲线如图5(b)所示，成为在nMOS112的特性曲线D1中的电压分量(横轴)上加上电阻811的特性(直线F1′)中的电压分量(横轴)。这与实施例1的保护电路110的特性(特性曲线G1)大致相同。
另一方面，负极性的浪涌电流输入电源线VDD的场合的保护电路810的动作，成为将保护电路110中的pMOS111中寄生的PN结二极管27置换成电阻811的场合的动作。如上所述，电阻811的特性成为与直线F1′(参照图5(b))平行的直线F2′(参照图6(b))，因此负极性的浪涌电流输入电源线VDD的场合的保护电路810的特性曲线E2如图6(b)所示，成为在nMOS112的特性曲线D2中的电压分量(横轴)上加上电阻811的特性(直线F2′)中的电压分量(横轴)。
这里，比较图6(b)中的保护电路110的特性曲线G2和保护电路810的特性曲线E2可明白，本实施例的保护电路110在大部分的范围中，相对于同一电位差V，流动的电流I比比较例1的保护电路810大。即，改善了保护电路110的浪涌电流的流动的容易度。另外，此时电阻811的电阻值与pMOS111的导通电阻的电阻值相同。
这样，本实施例的保护电路110与比较例1的保护电路810比较，不损害正极性的浪涌电流及工作时产生的噪声引起的浪涌电流的流动容易度，改善了负极性的浪涌电流的流动容易度。即，比较例1的保护电路810中，由于与PN结二极管17串联地附加电流限制用的电阻811，因此牺牲了对本来不必要限制电流的负极的浪涌电流的保护功能，而本实施例的保护电路110中，nMOS112和pMOS112分别作为正向的PN结二极管17、27动作，因此可维持良好的保护功能。
另外，本实施例的保护电路110与仅由GGNMOS构成的场合比较，由于设置在工作时噪声发生时起负载电阻功能的pMOS111nMOS112和电源线VDD之间，可防止噪声发生时非常大的浪涌电流流向nMOS112。其结果，可避免噪声引起的浪涌电流导致芯片内部的永久破坏。
顺便说一下，本实施例的保护电路110在某前提下可发挥比比较例1的保护电路810更好的效果。即，与比较例1的电阻811相比，通过将pMOS112所承受的保护电阻效果设定成较小的值，可改善对正极性的浪涌电流及工作时产生的噪声引起的浪涌电流的流动的容易度。换言之，设定成使pMOS111的导通电阻的特性的斜率比电阻811的特性的斜率陡，且实际工作时即使寄生双极晶体管pt导通也具有不会导致破坏程度的电阻值(斜率的平缓度)，从而在维持浪涌电流的引入容易度的同时，可防止实际工作时噪声引起的破坏。pMOS111的导通电阻可由其栅极长及栅极宽调节，因此可不必通过制造工序的变更来实现。
如上所述，本实施例的具有保护电路110的半导体装置100具备：电源线VDD及接地线GND；与接地线GND电气连接的nMOS112；在电源线VDD和nMOS112之间连接、当电源线VDD和接地线GND之间施加工作用的偏置电压时，即在电源线VDD施加工作电压时，使电源线VDD和nMOS112的电气连接导通的pMOS111。
该结构中，在电源线VDD和接地线GND之间施加工作用的偏置电压时，即半导体装置100为激活状态(工作时)的场合，使电源线VDD和nMOS112之间导通的pMOS111在半导体装置100工作时，起电阻元件的作用，以限制在电源线VDD和接地线GND之间经由nMOS112及pMOS111流动的电流。从而，通过起电阻元件作用的pMOS111可限制半导体装置100工作时产生的噪声引起的浪涌电流。另外，此时的电阻值由pMOS111的导通电阻确定。从而，通过控制该导通电阻，可防止工作时产生的噪声引起的瞬态电流流向nMOS112及pMOS111，可避免由此产生的永久破坏。即，通过设置半导体装置100工作时起电阻元件作用的pMOS111，可改善对噪声的耐受性。
另外，正极性的浪涌电流输入电源线VDD时，pMOS111成为导通状态。从而，考虑对上述噪声的耐受性的同时，为了实现正极性的浪涌电流引入的容易度，通过控制pMOS111的导通电阻，在噪声发生时防止瞬态电流流向nMOS112及pMOS111的同时，可维持浪涌电流引入的容易度。即，对噪声的耐受性和对浪涌电流的耐受性可同时实现。
而且，例如负极性的浪涌电流输入电源线VDD时，nMOS112及pMOS111都起对电流的流向为正向连接的PN结二极管17、27的作用。因而，例如，与在nMOS112和电源线VDD之间只是设置电阻元件的场合(参照比较例1)比较，可容易实现负极性的浪涌电流引入的容易度。即，可改善半导体装置100对负极性的浪涌电流的耐受性。
另外，为了达到上述的效果，本实施例的nMOS112也可构成为例如包含与接地线GND连接的源极S、漏极D、与接地线GND连接的栅极G。另外，为了达到上述效果的pMOS111构成为例如包含与nMOS112的漏极D连接的漏极D、与电源线VDD连接的源极S、与接地线GND连接的栅极G。
[实施例2]
接着，参照图面详细说明本发明实施例2。另外，以下的说明中，与实施例1同样的结构附上同一符号，省略详细的说明。另外，未特别说明的结构与实施例1相同。
另外，本实施例与实施例1同样，是用高耐压工艺制造的半导体装置，以10几伏到几十左右或更高的工作电压驱动的半导体装置为例进行了说明。但是，本发明不限于此，例如也适用于3.3V到5.5V左右的通常工作电压或更低的工作电压驱动的半导体装置。
图8是本实施例的半导体装置200的概略结构的电路图。如图8所示，本实施例的半导体装置200在与实施例1的半导体装置100(参照图4)同样的结构中，在pMOS111的栅极G和接地线GND之间追加电阻(电阻元件)113。即，本实施例的保护电路210具有在电源线VDD和接地线GND之间串联的pMOS111及nMOS112，在pMOS111的栅极G附加电阻113。
这样，本实施例的保护电路210中，在pMOS111的栅极G附加电阻113，以防止对其施加过度的电压。即，pMOS111的栅极G施加的电压根据电阻113及其周边的寄生电容形成的时间常数迟延，因此，正极性的浪涌电流输入电源线VDD时可避免施加瞬间非常大的电压。从而，可以可靠地防止pMOS111的栅极G和接地线GND之间发生的过度电压破坏介于构成pMOS111的栅电极22和源极24之间的薄的栅绝缘膜21。
另外，其他结构及动作与实施例1同样，这里省略详细的说明。
●效果
如上所述，本实施例的具有保护电路210的半导体装置200除了实施例1的半导体装置100的结构，还具有在pMOS111的栅极G和接地线GND之间连接的电阻113。
通过具备这样的结构，本实施例的半导体装置200除了实施例1的效果，还可可靠地防止pMOS111的栅极G和接地线GND之间发生的过度电压破坏介于构成pMOS111的栅电极22和源极24之间的薄的栅绝缘膜21。
[实施例3]
接着，参照图面详细说明本发明实施例3。另外，以下的说明中，与实施例1或实施例2同样的结构附上同一符号，省略详细的说明。另外，未特别说明的结构与实施例1或实施例2相同。
另外，本实施例与实施例1和实施例2同样，是用高耐压工艺制造的半导体装置，以10几伏到几十左右或更高的工作电压驱动的半导体装置为例进行了说明。但是，本发明不限于此，例如也适用于3.3V到5.5V左右的通常工作电压或更低的工作电压驱动的半导体装置。
图9是本实施例的半导体装置300的概略结构的电路图。如图9所示，本实施例的半导体装置300是在与实施例1的半导体装置100(参照图4)同样的结构中，将pMOS111的栅极G和pMOS111的漏极D一起与nMOS112的漏极D连接而构成。即，本实施例的保护电路310中，构成为在pMOS111的栅极G施加nMOS112的漏极电压。
这样，本实施例的保护电路310中，pMOS111的栅极G和其漏极D一起与nMOS112的漏极D连接。即，pMOS111的栅极G经由nMOS112与接地线GND连接。从而，正极性的浪涌电流输入电源线VDD时的pMOS111的栅极电位，比接地线GND的电位高出nMOS112的导通电阻的量。但是，作为pMOS111的保护电阻的作用由于利用其非饱和区域的电阻分量，因此几乎没有受到栅极电位的影响。即，pMOS111的栅极电位的上升几乎不影响其动作。同样，作为防止实际工作时的噪声引起的破坏的限制电阻的作用也几乎不变。
另外，正极性的浪涌电流输入电源线VDD的场合及工作时噪声发生的场合，介于pMOS111的栅电极22(栅极G)和源极24(源极S)之间的薄的栅绝缘膜21被施加过度电压是因为，nMOS112的寄生双极晶体管pt产生击穿，浪涌电流通过pMOS111和nMOS112两者流出。另外，浪涌电流流出前的状态中，pMOS111的源极24(源极S)和栅电极22(栅极G)及漏极23(漏极D)经由阱区域26与PN结的电容连接，因此实质上成为同电位。另外，即使浪涌电流流出后，也仅仅是在nMOS112的导通电阻不介于pMOS111的漏极D和栅极G之间的部分，pMOS111的栅极·漏极间的电位差难以产生，因此可进一步可靠地防止介于栅电极22(栅极G)和源极24(源极S)之间的薄的栅绝缘膜21的破坏。
另外，对于负极性的浪涌电流，PN结二极管27的正向特性与原来一样不受pMOS111的栅极电位的影响，因此与实施例1或实施例2同等。
另外，其他结构及动作与实施例1同样，这里省略详细的说明。
●效果
如上所述，本实施例的具有保护电路310的半导体装置300是在实施例1的半导体装置100的结构中，将pMOS111的栅极G与pMOS111的漏极D连接而构成。
通过具有这样的结构，本实施例的半导体装置300除了实施例1的效果外，当正极性的浪涌电流施加到电源线VDD时，还可以更可靠地防止接地线GND和pMOS111的栅极G之间发生的过度电压施加到介于栅电极22(栅极G)和源极24(源极S)之间的薄的栅绝缘膜21。
[实施例4]
接着，参照图面详细说明本发明实施例4。另外，以下的说明中，与实施例1到实施例3同样的结构附上同一符号，省略详细的说明。另外，未特别说明的结构与实施例1到实施例3相同。
另外，本实施例与实施例1到实施例3同样，是用高耐压工艺制造的半导体装置，以10几伏到几十左右或更高的工作电压驱动的半导体装置为例进行了说明。但是，本发明不限于此，例如也适用于3.3V到5.5V左右的通常工作电压或更低的工作电压驱动的半导体装置。
图10是本实施例的半导体装置400的概略结构的电路图。如图10所示，本实施例的半导体装置400是在与实施例1的半导体装置100(参照图4)同样的结构中，pMOS111的栅极G与内部电路120连接。即，本实施例的保护电路410中，pMOS111的导通/截止由来自内部电路120的控制电压控制。
内部电路120在其激活时生成令pMOS111为截止状态的控制电压，将该控制电压供给pMOS111的栅极G。这样，本实施例的保护电路410构成为，通过从内部电路120向pMOS111的栅极G供给控制电压，使实际工作时pMOS111成为截止状态。另外，在非工作时(非激活状态时)，保护电路410构成为，pMOS111的栅极G经由内部电路120与接地线GND连接。
这里，浪涌电流形成的破坏成为问题是在电源线VDD和接地线GND之间未施加工作电压的状态，即半导体装置400(但是，也包含上述各实施例的半导体装置100～300)为非激活状态时。另一方面，噪声引起的破坏成为问题是在半导体装置100为激活状态时。半导体装置400(但是，也包含上述各实施例的半导体装置100～300)为非激活状态时，pMOS111的栅极G的电位未固定。因而，正极性的浪涌电流输入电源线VDD时，成为pMOS111的栅极G被施加相对的Low电平(例如接地电位)的电压的状态。即，pMOS111成为导通的状态。此时的动作与实施例1中对正极性的浪涌电流的保护功能相同。
另一方面，噪声引起的破坏成为问题是在半导体装置400(但是，也包含上述各实施例的半导体装置100～300)为激活状态时。该状态中，由于从内部电路120向栅极供给High电平(例如电源电压)的信号，pMOS111成为截止状态。即，实际工作时，可将电流限制电阻设定成无限大。
另外，与实施例1及2同样，对于负极性的浪涌电流，PN结二极管27的正向特性与原来一样不受pMOS111的栅极电位的影响，因此与实施例1或实施例2同等。另外，其他结构及动作与实施例1同样，这里省略详细的说明。
●效果
如上所述，本实施例的具有保护电路410的半导体装置400具备：电源线VDD及接地线GND；与接地线GND电气连接的nMOS112；在电源线VDD和接地线GND之间连接的内部电路120；在电源线VDD和nMOS112之间连接、从内部电路120向栅极G供给控制电压的场合，切断电源线VDD和nMOS112的电气连接的pMOS111。
在电源线VDD和接地线GND之间施加工作用的偏置电压的场合，即半导体装置400为激活状态(工作时)的场合，电源线VDD和nMOS112之间通过用pMOS111切断，可防止半导体装置400的工作时产生的噪声引起的浪涌电流流向nMOS112及pMOS111。即，通过设置在半导体装置400工作时可防止噪声引起的浪涌电流流向自身及nMOS112的pMOS111，可改善对噪声的耐受性。
另外，例如通过将pMOS111的栅极G经由内部电路120与接地线GND连接，例如正极性的浪涌电流输入电源线VDD时，可使pMOS111成为导通状态。从而，为了实现正极性的浪涌电流引入的容易度，通过控制pMOS111的导通电阻可维持浪涌电流引入的容易度。
另外，例如负极性的浪涌电流输入电源线VDD时，相对于电流的流向，nMOS112及pMOS111都起正向连接的PN结二极管17、27的作用。因而，例如与在nMOS112和电源线VDD之间只设置电阻元件的场合(参照基于实施例1的比较例1)比较，容易实现负极性的浪涌电流引入的容易度。即，可改善半导体装置400对负极性的浪涌电流的耐受性。
这样，根据本实施例，对噪声的耐受性和对浪涌电流的耐受性可同时实现。
另外，上述实施例1到实施例4只是本发明的实施例，本发明不限于这些，这些实施例的各种各样的变形处于本发明的范围内，而且从上述可以明白在本发明的范围内还可有其他的实施例。

Claims (7)

1.一种半导体装置，其特征在于，具备：
第1线及第2线；
与上述第2线电气连接的第1晶体管；
在上述第1线和上述第1晶体管之间连接，当上述第1线和上述第2线之间施加工作用的偏置电压时，使该第1线与该第1晶体管的电气连接导通的第2晶体管。
2.权利要求1所述的半导体装置，其特征在于，
上述第1晶体管包含与上述第2线连接的第1端子、第2端子、与上述第2线连接的第1控制端子，
上述第2晶体管包含与上述第2端子连接的第3端子、与上述第1线连接的第4端子、与上述第2线连接的第2控制端子。
3.权利要求2所述的半导体装置，其特征在于，还具备在上述第2晶体管的上述第2控制端子和上述第2线之间连接的电阻元件。
4.权利要求1所述的半导体装置，其特征在于，
上述第1晶体管包含与上述第2线连接的第1端子、第2端子、与上述第2线连接的第1控制端子，
上述第2晶体管包含与上述第2端子连接的第3端子、与上述第1线连接的第4端子、与上述第2端子连接的第2控制端子。
5.一种半导体装置，其特征在于，具备：
第1线及第2线；
与上述第2线电气连接的第1晶体管；
在上述第1线和上述第2线之间连接的内部电路；
在上述第1线和上述第1晶体管之间连接，当从上述内部电路供给控制电压时切断上述第1线与上述第1晶体管的电气连接的第2晶体管。
6.权利要求5所述的半导体装置，其特征在于，
上述第1晶体管包含与上述第2线连接的第1端子、第2端子、与上述第2线连接的第1控制端子，
上述第2晶体管包含与上述第2端子连接的第3端子、与上述第1线连接的第4端子、与上述内部电路连接的第2控制端子。
7.权利要求1到6的任一项所述的半导体装置，其特征在于，
上述第1线是电源线，
上述第2线是接地线，
上述第1晶体管是n型晶体管，
上述第2晶体管是p型晶体管。
CN2006101537207A 2005-09-13 2006-09-08 半导体装置 Expired - Fee Related CN1933155B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2005265096A JP2007081019A (ja) 2005-09-13 2005-09-13 半導体装置
JP2005265096 2005-09-13
JP2005-265096 2005-09-13

Publications (2)

Publication Number Publication Date
CN1933155A true CN1933155A (zh) 2007-03-21
CN1933155B CN1933155B (zh) 2010-05-26

Family

ID=37878883

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2006101537207A Expired - Fee Related CN1933155B (zh) 2005-09-13 2006-09-08 半导体装置

Country Status (3)

Country Link
US (1) US20070096793A1 (zh)
JP (1) JP2007081019A (zh)
CN (1) CN1933155B (zh)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102761115A (zh) * 2011-04-27 2012-10-31 联华电子股份有限公司 静电放电防护电路
CN105655325A (zh) * 2014-11-13 2016-06-08 旺宏电子股份有限公司 静电放电保护电路、结构及其制造方法
CN102761115B (zh) * 2011-04-27 2016-11-30 联华电子股份有限公司 静电放电防护电路
CN107466426A (zh) * 2017-06-14 2017-12-12 深圳市汇顶科技股份有限公司 一种基于mos场效应晶体管的滤波电路及芯片
CN112865051A (zh) * 2019-11-27 2021-05-28 创发科技通讯(香港)有限公司 芯片上突波保护电路

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201013925A (en) * 2008-09-17 2010-04-01 Grand Gem Semiconductor Co Ltd MOS transistor having reverse current limiting and a voltage converter applied with the MOS transistor
US8102002B2 (en) * 2008-12-16 2012-01-24 Analog Devices, Inc. System and method for isolated NMOS-based ESD clamp cell
CN101834184B (zh) * 2010-03-23 2011-08-03 浙江大学 一种具有衬底触发的栅极接地nmos管的器件
WO2014202510A1 (de) 2013-06-20 2014-12-24 Bayer Cropscience Ag Arylsulfid- und arylsulfoxid-derivate als akarizide und insektizide
EP3010889B1 (de) 2013-06-20 2018-10-03 Bayer CropScience Aktiengesellschaft Arylsulfid- und arylsulfoxid-derivate als akarizide und insektizide
JP6423873B2 (ja) 2013-07-08 2018-11-14 バイエル・クロップサイエンス・アクチェンゲゼルシャフト 有害生物防除剤としての６員ｃ−ｎ−結合アリールスルフィド誘導体及びアリールスルホキシド誘導体
AR102942A1 (es) 2014-12-11 2017-04-05 Bayer Cropscience Ag Derivados de arilsulfuro y arilsulfóxido de cinco miembros c-n-conectados, como plaguicidas

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4930037A (en) * 1989-02-16 1990-05-29 Advaced Micro Devices, Inc. Input voltage protection system
US5377094A (en) * 1993-05-14 1994-12-27 Siliconix Incorporated Push-pull output stage for driving motors which generates auxiliary voltage supply
US5412527A (en) * 1993-06-02 1995-05-02 Micrel, Incorporated Electrostatic discharge protection circuit
JP2874583B2 (ja) * 1995-02-10 1999-03-24 日本電気株式会社 半導体装置の入力保護回路
US5903419A (en) * 1997-09-29 1999-05-11 Motorola, Inc. Circuit for electrostatic discharge (ESD) protection
TW446192U (en) * 2000-05-04 2001-07-11 United Microelectronics Corp Electrostatic discharge protection circuit
US6912109B1 (en) * 2000-06-26 2005-06-28 Taiwan Semiconductor Manufacturing Co., Ltd. Power-rail ESD clamp circuits with well-triggered PMOS
US6437407B1 (en) * 2000-11-07 2002-08-20 Industrial Technology Research Institute Charged device model electrostatic discharge protection for integrated circuits
JP4826043B2 (ja) * 2001-09-21 2011-11-30 ヤマハ株式会社 入力保護回路
TW511271B (en) * 2001-10-19 2002-11-21 Winbond Electronics Corp Electrostatic discharge protection circuit with high electrostatic discharge tolerance capability

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102761115A (zh) * 2011-04-27 2012-10-31 联华电子股份有限公司 静电放电防护电路
CN102761115B (zh) * 2011-04-27 2016-11-30 联华电子股份有限公司 静电放电防护电路
CN105655325A (zh) * 2014-11-13 2016-06-08 旺宏电子股份有限公司 静电放电保护电路、结构及其制造方法
CN107466426A (zh) * 2017-06-14 2017-12-12 深圳市汇顶科技股份有限公司 一种基于mos场效应晶体管的滤波电路及芯片
US10930643B2 (en) 2017-06-14 2021-02-23 Shenzhen GOODIX Technology Co., Ltd. Filter circuit based on a MOS field effect transistor and chip including the same
CN107466426B (zh) * 2017-06-14 2021-03-16 深圳市汇顶科技股份有限公司 一种基于mos场效应晶体管的滤波电路及芯片
CN112865051A (zh) * 2019-11-27 2021-05-28 创发科技通讯(香港)有限公司 芯片上突波保护电路
CN112865051B (zh) * 2019-11-27 2024-02-06 达发科技(香港)有限公司 芯片上突波保护电路

Also Published As

Publication number Publication date
CN1933155B (zh) 2010-05-26
JP2007081019A (ja) 2007-03-29
US20070096793A1 (en) 2007-05-03

Similar Documents

Publication Publication Date Title
CN1933155A (zh) 半导体装置
CN1181548C (zh) 半导体集成电路
CN1210807C (zh) 具有基体触发效应的硅可控整流器
CN1302556C (zh) 半导体存储器件及半导体集成电路
CN1212672C (zh) 高衬底触发效应的静电放电保护元件结构及其应用电路
CN1161646C (zh) 有源矩阵显示器和电光元件
CN1197043C (zh) 电平移动器
CN1684257A (zh) 半导体装置
CN1829411A (zh) 静电放电电路
CN1665026A (zh) 单晶集成电路具集电极电流控制触发的esd保护电路
CN1783495A (zh) 半导体装置
CN1770247A (zh) 驱动电路及显示装置
CN1314122C (zh) 非易失性半导体存储器件
CN1607664A (zh) 具有静电释放保护单元的集成电路装置
CN1841769A (zh) 半导体器件
CN1424822A (zh) 采用续流二极管的负载驱动电路
CN1334605A (zh) 半导体装置
CN1420383A (zh) 液晶显示装置
CN1787059A (zh) 显示装置及其驱动方法
CN1838433A (zh) 半导体器件以及图像显示装置
CN1822395A (zh) 半导体器件、驱动电路以及半导体器件的制造方法
CN1614778A (zh) 具有保护电路的半导体器件
CN100352058C (zh) 半导体器件
CN1315261C (zh) 比较电路及电源电路
CN1697197A (zh) 半导体器件及其制造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
C17 Cessation of patent right
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20100526

Termination date: 20110908