CN1682202A

CN1682202A - 数据传送装置

Info

Publication number: CN1682202A
Application number: CN03822125.XA
Authority: CN
Inventors: 山崎恭启
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2003-02-27
Filing date: 2003-02-27
Publication date: 2005-10-12
Also published as: WO2004077304A1; JPWO2004077304A1; US20050144338A1

Abstract

本发明提供一种数据转送装置，通常作为单缓冲器动作，根据需要作为双缓冲器方式动作，可以实现高速数据传送。数据传送装置包含：第1通道单元，在第1动作模式中，由第1缓冲器中继，执行第1数据传送；第2通道单元，在该第1动作模式中，由第2缓冲器中继，执行不同于该第1数据传送的第2数据传送，在第2动作模式中依次选择至少包含该第1缓冲器和该第2缓冲器的多个缓冲器，由依次选择了从传送源读出的数据的缓冲器中继传送到传送目的地，从而并行执行从该传送源的数据读出和向该传送目的地的数据写入。

Description

数据传送装置

技术领域

本发明一般涉及数据传送装置，尤其涉及在双总线***中对数据进行DMA传送的数据传送装置。

背景技术

专利文献1特开平1-229353

专利文献2特开昭64-78351

在计算机***中，为了达到高***性能，不通过CPU而直接进行两个设备间的数据传送的DMA(Direct Memory Access：直接内存存取)传送是必不可少的技术。

一般情况下，计算机***由多个设备和连接它们的总线构成。连接在总线上的设备可以分为输出读(read)和写(write)请求的被称为主设备(master)的设备、以及接收主设备所输出的请求的被称为从设备(slave)的设备。对DMA传送进行控制的DMAC(DMAController：DMAC控制器)和CPU是输出请求一方的主设备。

DMAC不通过CPU而直接进行从设备间的数据传送。在总线***中，通过使用地址，在确定各从设备的同时确定各从设备内的位置(例如存储器设备内的各地址)。图1是表示地址空间中的从设备的分配的地址图。

DMAC向从设备输出读请求，从地址所指定的从设备内的特定的位置读出信息。然后，DMAC输出写请求，将读出的信息传送给其他的从设备。这样，DMAC通过输出读和写的请求，实现从设备间的数据传送。

图2是用于说明双总线***中的双缓冲器方式的数据传送动作的图。

图2的双总线***包含DMAC10、总线11、总线12、RAM13、ROM14、视频显示器15、UART(Universal Asynchronous Receiver Transmitter：通用异步收发器)16。DMAC10是主设备，RAM13、ROM14、视频显示器15、以及UART16是从设备。RAM13和ROM14通过总线11连接到DMAC10上，视频显示器15和UART16通过总线12连接到DMAC10上。

DMAC10包含缓冲器(Buffer1)21和缓冲器(Buffer2)22两个缓冲器。作为例子，对从RAM13到视频显示器15的DMA数据传送动作进行以下的说明。图3是表示从RAM13到视频显示器15的DMA数据传送动作的时序图。

DMAC10首先向RAM13发出读请求，将作为读请求的结果，从RAM13发送来的数据保存到缓冲器21中。该读动作在图3中被表示为RAM→buffer1。当该读动作结束时，DMAC10将保存在缓冲器21中的信息写入到视频显示器15中。该写动作在图3中被表示为buffer1→video。

由于图2的结构是双缓冲器方式，所以，另一个缓冲(buffer2)22可以与缓冲器21同时使用。即，与从缓冲器21向视频显示器15的写入并行，从RAM13中读出下一个数据，并保存到缓冲器22中(RAM→buffer2)。与从RAM13中读出数据并保存到缓冲器21中并行，保存在缓冲器22中的数据被写入到视频显示器15中(buffer2→video)。

这样，在双总线***中的双缓冲器方式的数据传送中，通过利用两个总线和两个缓冲器，与利用一个缓冲器的单缓冲器的情况相比，可以将从设备间的传送速度变成2倍。

在上述的双缓冲器方式中，与单缓冲器方式相比，必须预先存储两倍的信息，会消耗很多芯片面积。另外，一般情况下，在***内具有的从设备中，需要利用双缓冲器方式才能实现的高传送性能的设备不是很多。因此，双缓冲器方式限于存在需要很多芯片面积这样的缺点而换来可以享受数据传送的高速性这样的优点的情况。

发明内容

鉴于以上情况，本发明提供一种通常作为单缓冲器动作，根据需要作为双缓冲器方式动作，可以实现高速数据传送的数据传送装置。

本发明的数据传送装置的特征在于，包含：第1通道单元，在第1动作模式中，由第1缓冲器中继，执行第1数据传送；第2通道单元，在该第1动作模式中，由第2缓冲器中继，执行与该第1数据传送不同的第2数据传送，在第2动作模式中依次选择至少包含该第1缓冲器和该第2缓冲器的多个缓冲器，由该依次选择了从传送源读出的数据的缓冲器中继传送到传送目的地，从而并行执行从该传送源的数据读出和向该传送目的地的数据写入。

在上述数据传送装置中，在不需要高速数据传送的情况下，在第1动作模式中，各通道作为独立的通道来动作，实现各自的数据传送。而且，在需要高速数据传送的情况下，在第2动作模式中，并行执行数据读出动作和数据写入动作，实现双缓冲器方式数据传送。因此，在不需要高速数据传送的情况下，作为单缓冲器方式的多个通道实现高效的数据传送，在需要高速数据传送的情况下，实现双缓冲器方式的单一通道，执行高速的数据传送。这样，既可以降低双缓冲器方式的缺点，又能享受双缓冲器方式的数据传送的高速性这样的优点。

附图说明

图1是表示地址空间中的从设备的分配的地址图。

图3是表示从RAM到视频显示器的DMA数据传送动作的时序图。

图4是用于说明本发明的DMA控制器(数据传送装置)的图。

图5是表示从RAM到视频显示器的双缓冲器方式数据传送动作的图。

图6是用于说明第1通道执行从RAM到UART的DMA数据传送、第2通道执行从RAM到视频显示器的DMA数据传送的动作的图。

图7是表示图6所示的两个通道的数据传送动作的时序图。

图8是表示两个通道作为一个通道来动作，实现双缓冲器方式数据传送的结构的实施例的图。

图9是表示图8的数据传送动作的时序图。

图10是表示两个通道作为一个通道来动作，实现双缓冲器方式数据传送的结构的其他实施例的图。

图11是表示图8的数据传送动作的时序图。

图12是对本发明的高速数据传送的其他实施例进行说明的图。

图13是表示从RAM到视频显示器的双缓冲器方式数据传送动作的时序图。

具体实施方式

以下，使用附图对本发明的实施例进行详细地说明。

图4是用于说明本发明的DMA控制器(数据传送装置)的图。

本发明的DMA控制器(DMAC)30如图4所示，在双总线***中使用。图4的总线***包含DMAC30、总线11、总线12、RAM13、ROM14、视频显示器15、以及UART16。RAM13和ROM14通过总线11连接到DMAC30上，视频显示器15和UART16通过总线12连接到DMAC30上。

DMAC30上安装有多个通道(通道单元)31-1至31-N，每个通道设置一个缓冲器。例如，通道31-1上设置有缓冲器32-1，通道31-2上设置有缓冲器32-2。DMAC的各通道上设置有用于设定地址的两个寄存器S和寄存器D。寄存器S保存表示作为传送源的从设备内的位置的地址，寄存器D保存表示传送目的地的从设备内的位置的地址。

在图4的例子中，通道31-1和通道31-2双方执行从RAM13到视频显示器15的DMA数据传送。由此，把通道31-1和通道31-2假定地作为一个通道来动作，执行利用两个缓冲器32-1和32-2的双缓冲器方式的数据传送。

图5是表示从RAM13到视频显示器15的双缓冲器方式数据传送动作的图。

首先，DMAC30的通道31-1向RAM13发出读请求，将作为读请求的结果，从RAM13发送来的数据保存到缓冲器32-1中。该读动作在图5中被表示成RAM→buffer1。当该读动作结束之后，从通道31-1向通道31-2发送奇数读出结束信号，指示通道31-2开始数据传送(图5中的箭头1和箭头3)。与此同时，通道31-1开始将保存在缓冲器32-1中的信息写入到视频显示器15中的动作(图5中的箭头2)。该写动作在图5中被表示为buffer1→video。

通道31-2检测到奇数读出结束信号的断言(assert)，向RAM13发送读请求。由此，从RAM13中读出下一个数据，并保存到缓冲器32-2中(RAM→buffer2)。该动作与通道31-1将保存到缓冲器32-1中的信息写入到视频显示器15中的动作(buffer1→video)并行执行。当从RAM13到缓冲器32-2的传送结束时，通道31-2发送偶数读出结束信号，指示通道31-1开始数据传送(图5中的箭头4和7)。通道31-1以写入的结束(箭头6)和偶数读出结束信号的断言(箭头7)为契机，对RAM13发出下一个读请求，并开始读出动作。

与通道31-1从RAM13中读出数据并保存到缓冲器32-1中(RAM→Buffer1)并行，通道31-2将保存在缓冲器32-2中的数据写入到视频显示器15中(buffer2→video)。

这样，两个通道通过交替使用自身的缓冲器，假定地作为一个通道来动作，执行双缓冲器方式数据传送。由此，根据需要可以实现高传送性能。

另外，在决定将哪一个通道的传送发送给总线的优先顺序控制使用循环或旋转优先顺序的情况下，上述将两个通道作为一个通道来使用的数据传送可以获得其他通道的数据传送的2倍的优先权。因此，在对必须确保高传送率的从设备进行数据传送的情况下，具有可以可靠地实现2倍的传送率的优点。

在图4所示的DMAC30中，根据需要将两个通道假定地作为一个通道来动作，执行双缓冲器方式数据传送。在不需要高速数据传送的情况下，各通道作为独立的通道执行各自的数据传送动作。

图6是用于说明通道31-1执行从RAM13到UART16的DMA数据传送、通道31-2执行从RAM13到视频显示器15的DMA数据传送的动作的图。

图7是表示图6所示的两个通道的数据传送动作的时序图。

首先，DMAC30的通道31-1向RAM13发出读请求。将作为读请求的结果所得到的信息保存到通道31-1的缓冲器32-1中(RAM→CH1)。然后，通道31-1向UART16发出写请求，将缓冲器32-1的内容写入到UART16上(CH1→UART)。

与通道31-1向UART16进行写入动作并列，通道31-2向RAM13发出读请求，将所读出的信息保存到缓冲器32-2中(RAM→CH2)。然后，通道31-2将缓冲器32-2的内容写入到视频显示器15中(CH2→Video)。

这样，在不需要高速数据传送的情况下，各通道作为独立的通道来动作，实现各自的数据传送。并且，在需要高速数据传送的情况下，如上所述，两个通道假定地作为一个通道来动作，执行双缓冲器方式数据传送。因此，在不需要高速数据传送的情况下，作为单缓冲器方式的多个通道实现高效的数据传送，在需要高速数据传送的情况下，实现双缓冲器方式的单一通道，执行高速的数据传送。这样，既可以降低双缓冲器方式的缺点，又能享受到双缓冲器方式的数据传送的高速性这样的优点。

图8是表示把两个通道作为一个通道来动作，实现双缓冲器方式数据传送的结构的实施例的图。

在图8中，DMAC30上安装有多个通道31-1至31-N，每个通道设置一个缓冲器。另外，各通道上设置有传送源寄存器41、传送目的地寄存器42、地址递增模块43、以及地址递增模块44。传送源寄存器41保存该通道所执行的数据传送的传送源的地址，传送目的地寄存器42保存该通道所执行的数据传送的传送目的地的地址。地址递增模块43将传送源寄存器41的内容进行+2更新。另外，地址递增模块44将传送目的地寄存器42的内容进行+2更新。

在DMAC中，在递增传送源的地址和传送目的地的地址的同时进行数据的传送。通常，与通过一次缓冲器传送动作读出或写入的传送数据大小相对应，地址只递增(+1)。与此相对，在图8的实施例中，两个通道按各自传送大小的2倍使地址递增(+2)。

在该实施例的结构中，控制缓冲器的控制器的结构几乎不变，只稍微改造一下地址递增模块，就能实现双缓冲器动作。另外，为了使地址递增模块也与单缓冲器方式的数据传送相对应，也能够执行+1的地址递增，采用能够切换+1的地址递增和+2的地址递增的结构。

图9是表示图8的数据传送动作的时序图。

另外，通道31-1的传送源寄存器41的内容被表示成Src1，通道31-1的传送目的地寄存器42的内容被表示成Dest1。通道31-2的传送源寄存器41的内容被表示成Src2，通道31-2的传送目的地寄存器42的内容被表示成Dest2。

在图9中，关于读出和写入动作的数据流与图5相同。以下，将读出和写入动作与地址生成相关联并说明。首先，通道31-1对Src1的地址(0)执行读动作(RAM→Buffer1)。响应该读动作的结束(箭头1)，对Src1的值加2，并用相加结果(2)更新Src1。同样，通道31-2对Src2的地址(1)执行读动作(RAM→Buffer2)。响应该动作的结束(箭头2)，对Src2的值加2，并用相加结果(3)更新Src2。

与通道31-2的读动作并行，通道31-1对Dest1的地址(1000)进行写动作(Buffer1→Video)。响应通道31-1的写动作的结束(箭头3)，对Dest1的值加2，并用相加结果(1002)更新Dest1。同样，响应通道31-2的写动作(Buffer2→Video)的结束(箭头4)，对Dest2的值加2，并用相加结果(1003)更新Dest2。

图10是表示将两个通道作为一个通道来动作，实现双缓冲器方式数据传送的结构的其他实施例的图。在图10中，与图8相同的构成要素使用相同的符号，省略其说明。

在图10的实施例中，只有通道31-1采用输出地址的结构。因此，地址递增模块43将传送源寄存器41的内容进行+1更新，地址递增模块44将传送目的地寄存器42的内容进行+1更新。即，与通过一次缓冲器传送动作读出或写入的传送数据大小相对应，地址递增(+1)。

这样，在只使用通道31-1的传送源寄存器41和传送目的地寄存器42来进行地址指定的同时，通道31-1和通道31-2使用缓冲器32-1和缓冲器32-2实现双缓冲器方式的数据传送。在该实施例中，通道31-1需要构成能够控制两个缓冲器的DMAC30，但是，地址递增模块不需要设计递增+2的结构。

图11是表示图8的数据传送动作的时序图。

首先，通道31-1对Src1的地址(0)执行读动作(RAM→Buffer1)。响应该读动作的结束(箭头1)，对Src1的值加1，并用相加结果(1)更新Src1。接着，通道31-2对Src1的地址(1)执行读动作(RAM→Buffer2)。响应该动作的结束(箭头2)，通道31-1对Src1的值加2，并用相加结果(2)更新Src1。该更新只要响应从通道31-2到通道31-1的偶数读出结束信号而执行即可。

与通道31-2的读动作并行，通道31-1对Dest1的地址(1000)进行写动作(Buffer1→Video)。响应通道31-1的写动作的结束(箭头3)，对Dest1的值加1，并用相加结果(1001)更新Dest1。接着，当通道31-2的写动作(Buffer2→Video)结束时，响应该动作，从通道31-2向通道31-1提供偶数读出结束信号。响应该偶数读出结束信号的断言(箭头4)，通道31-1对Dest1的值加1，并用相加结果(1002)更新Dest1。

本发明的DMA控制器(DMAC)50如图12所示，在双总线***中使用。图12的总线***包含DMAC50、总线11、总线12、RAM13、视频显示器15、UART16、以及CPU60。RAM13通过总线11连接到DMAC50上，视频显示器15和UART16通过总线12连接到DMAC50上。

DMAC50上安装有多个通道51-1至51-N，每个通道设置一个缓冲器号码队列。例如，通道51-1上设置有缓冲器号码队列52-1，通道51-2上设置有缓冲器号码队列52-2。另外，在各通道之外还设置有缓冲器53-1至53-N。另外，设置有效标记54-1至54-N，表示对应的缓冲器53-1至53-N是否可利用。

图13是表示从RAM13到视频显示器15的高速数据传送动作的时序图。

首先，通道51-1检查有效标记54-1至54-N，找到空的缓冲器，将该缓冲器号码(Buffer1)保存到缓冲器号码队列52-1中。进而，将从RAM13中读出的数据保存到该缓冲器(队列最后面的号码的缓冲器)中(RAM→Buffer1)。接着同样，通道51-1检查有效标记54-1至54-N，找到空的缓冲器，将该缓冲器号码(Buffer2)保存到缓冲器号码队列52-1中。进而，将从RAM13中读出的下一个数据保存到该缓冲器(队列最后面的号码的缓冲器)中(RAM→Buffer2)。

当从视频显示器15接到写入请求时，通道51-1进行对视频显示器15的写入。此时，从缓冲器号码队列52-1所输出的号码(队列前头的号码)所指示的缓冲器，将数据发送到视频显示器15中(Buffer1→Video)。另外，如图13所示，通道51-1可以并行执行从RAM13的数据读出和向视频显示器15的数据写入。

在图13的例子中，通道51-1顺序使用Buffer1、Buffer2、Buffer3作为缓冲器之后，再次使用Buffer1，然后使用Buffer2，进而再次使用Buffer1。在本实施例的数据传送中，检查有效标记，确定可以随时利用的缓冲器，所以根据情况来改变所使用的缓冲器。

另外，各通道也可以独自获得缓冲器，执行各自的数据传送动作。

在上述实施例中，对多个缓冲器进行统一的管理，各通道根据需要获得并使用缓冲器。在该方法中，缓冲器控制与图8和图10的方式相比，变得复杂，但是，如果是两个缓冲器可利用的状况，可以获得与双缓冲器方式的数据传送相同的效果。

另外，如果可利用的话，可以使用两个以上的缓冲器。因此，即使在数据传送途中因为其他的主设备的存取等干扰，从传送源到DMAC50的传送中断，也能继续将保存在多个缓冲器中的数据发送到传送目的地。即，如图13所示，例如，即使CPU多次执行对RAM13的存取(RAM→CPU)，使从RAM13到DMAC50的传送多次停滞，也能降低向视频显示器15的数据传送停滞的可能性。

该实施例的结构存在如果某个通道得到了所有的缓冲器，则不能进行其他通道的读传送的问题。一般，多数情况下都有这样的制约，即从传送请求到数据接收为止的动作应该在规定的时间内执行，为了解决上述问题，结果简单的解决策略是进行每个通道对应一个缓冲器这样的控制。在该情况下，与上述图4和图6的动作本质上是相同的。

以上，根据实施例对本发明进行了说明，但是，本发明不限于上述的实施例，可以在权利请求所述的范围内进行各种变形。

Claims

1、一种数据传送装置，其特征在于，包含：

第1通道单元，在第1动作模式中，由第1缓冲器中继，执行第1数据传送；

第2通道单元，在该第1动作模式中，由第2缓冲器中继，执行不同于该第1数据传送的第2数据传送；

在第2动作模式中依次选择至少包含该第1缓冲器和该第2缓冲器的多个缓冲器，由该依次选择了从传送源读出的数据的缓冲器中继传送到传送目的地，从而并行执行从该传送源的数据读出和向该传送目的地的数据写入。

2、根据权利要求1所述的数据传送装置，其特征在于，在该第2动作模式中，交替选择该第1缓冲器和该第2缓冲器，由该交替选择了从传送源读出的数据的缓冲器中继传送到传送目的地，从而并行执行从该传送源到该第1缓冲器的数据读出动作和从该第2缓冲器到该传送目的地的数据写入动作，而且，并行执行从该传送源到该第2缓冲器的数据读出动作和从该第1缓冲器到该传送目的地的数据写入动作。

3、根据权利要求2所述的数据传送装置，其特征在于，在该第2动作模式中，通过该第1通道和该第2通道共同动作，作为单一的通道进行数据传送。

4、根据权利要求3所述的数据传送装置，其特征在于，在该第2动作模式中，当该第1通道和该第2通道从该传送源的数据读出动作结束时，向对方侧通知读出动作结束。

5、根据权利要求4所述的数据传送装置，其特征在于，该第1通道单元和第2通道单元分别包含：

传送源寄存器，保存表示该传送源的存取位置的地址；

传送目的地寄存器，保存表示该传送目的地的存取位置的地址；

第1地址递增模块，对保存在该传送源寄存器内的地址进行递增；

第2地址递增模块，对保存在该传送目的地寄存器内的地址进行递增，

在该第2动作模式中，该第1地址递增模块以每隔一个地存取该传送源的存取位置的方式对地址进行递增，该第2地址递增模块以每隔一个地存取该传送目的地的存取位置的方式对地址进行递增，该第1通道单元的该传送源寄存器和该传送目的地寄存器、以及该第2通道单元的该传送源寄存器和该传送目的地寄存器相互不同地指定存取位置。

6、根据权利要求4所述的数据传送装置，其特征在于，该第1通道单元和第2通道单元分别包含：

传送源寄存器，保存表示该传送源的存取位置的地址；

在该第2动作模式中，该第1通道的该第1地址递增模块以按顺序每次存取一个该传送源的存取位置的方式对地址进行递增，该第1通道的该第2地址递增模块以按顺序每次存取一个该传送目的地的存取位置的方式对地址进行递增，利用该第1通道单元的该传送源寄存器和该传送目的地寄存器指定存取位置并传送数据。

7、根据权利要求6所述的数据传送装置，其特征在于，该第2通道单元在向该传送目的地的数据写入动作结束时，通知该第1通道单元写入动作结束。

8、根据权利要求1所述的数据传送装置，其特征在于，该第1通道单元包含顺序保存用于确定缓冲器的信息的第1队列，该第2通道单元包含顺序保存用于确定缓冲器的信息的第2队列，在该第2动作模式中，该第1通道单元在该多个缓冲器中，依次选择可利用的缓冲器，并将用于确定该所选择的缓冲器的信息顺序保存到该第1队列中，并行执行从该传送源到由该第1队列的最后的信息所指定的缓冲器的数据读出、以及从由该队列的最前的信息所指定的缓冲器到该传送目的地的数据写入。

9、一种数据传送装置，其特征在于，包含：

第1通道单元和第2通道单元，

该第1通道单元包含：

第1缓冲器；

第1传送源寄存器，表示传送源的存取位置；

第1传送目的地寄存器，表示传送目的地的存取位置，

由该第1缓冲器中继，进行从该第1传送源寄存器所表示的传送源到该第1传送目的地寄存器所表示的传送目的地的数据传送，

该第2通道单元包含：

第2缓冲器；

第2传送源寄存器，表示传送源的存取位置；

第2传送目的地寄存器，表示传送目的地的存取位置，

由该第2缓冲器中继，进行从该第2传送源寄存器所表示的传送源到该第2传送目的地寄存器所表示的传送目的地的数据传送，通过该第1通道单元和该第2通道单元进行协调动作，并行执行从一个传送源到该第1缓冲器的数据读出动作、以及从该第2缓冲器到一个传送目的地的数据写入动作，而且并行执行从该一个传送源到该第2缓冲器的数据读出动作、以及从该第1缓冲器到该一个传送目的地的数据写入动作。

10、一种数据传送装置，其特征在于，包含：

多个缓冲器；

第1通道单元，包含顺序保存用于确定缓冲器的信息的第1队列；

第2通道单元，包含顺序保存用于确定缓冲器的信息的第2队列，

该第1通道单元在该多个缓冲器中依次选择可利用的缓冲器，将用于确定该所选择的缓冲器的信息顺序保存到该第1队列中，并行执行从传送源到由该队列的最后的信息所指定的缓冲器的数据读出、以及从由该队列的最前的信息所指定的缓冲器到传送目的地的数据写入。