CN1905183A - Tab用带状载体 - Google Patents

Tab用带状载体 Download PDF

Info

Publication number
CN1905183A
CN1905183A CNA2006101085252A CN200610108525A CN1905183A CN 1905183 A CN1905183 A CN 1905183A CN A2006101085252 A CNA2006101085252 A CN A2006101085252A CN 200610108525 A CN200610108525 A CN 200610108525A CN 1905183 A CN1905183 A CN 1905183A
Authority
CN
China
Prior art keywords
polyimide resin
layer
conductive pattern
carrier
tab
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CNA2006101085252A
Other languages
English (en)
Other versions
CN100539105C (zh
Inventor
中村圭
石丸康人
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Nitto Denko Corp
Original Assignee
Nitto Denko Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nitto Denko Corp filed Critical Nitto Denko Corp
Publication of CN1905183A publication Critical patent/CN1905183A/zh
Application granted granted Critical
Publication of CN100539105C publication Critical patent/CN100539105C/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/4985Flexible insulating substrates
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49866Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers characterised by the materials
    • H01L23/49894Materials of the insulating layers or coatings
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16151Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73201Location after the connecting process on the same surface
    • H01L2224/73203Bump and layer connectors
    • H01L2224/73204Bump and layer connectors the bump connector being embedded into the layer connector

Landscapes

  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Wire Bonding (AREA)

Abstract

为了提供下述的TAB用带状载体,即,不仅可以使导体图案对绝缘基底层的密合性提高,而且还可以牢固连接半导体元件的金端子与由锡镀层覆盖的连接端子,并且还可以防止导体图案对绝缘基底层的陷入的TAB用带状载体,在TAB用带状载体1中,通过在热固化性聚酰亚胺树脂层2a的上面层压厚度在4μm以下的热塑性聚酰亚胺树脂层2b来形成绝缘基底层2,在该热塑性聚酰亚胺树脂层2b的表面,形成具有被锡镀层13覆盖的内引线9的导体图案7。在该TAB用带状载体1中,即使在高温高压下压接半导体元件21的金端子22和被锡镀层13覆盖的内引线9,也可以防止导体图案对基底绝缘层2的陷入。

Description

TAB用带状载体
技术领域
本发明涉及TAB用带状载体(tape carrier),尤其涉及用于通过TAB法安装半导体元件的TAB用带状载体。
背景技术
TAB用带状载体是通过TAB(Tape Automated Bonding)法,将半导体元件安装的带状载体,被广泛用于电子元器件的领域中。
作为这样的TAB用带状载体,已知有以下的带状载体,即,在由聚酰亚胺树脂形成的绝缘基底层上形成由铜箔形成的导体图案(例如,参考日本专利特开2004-134442号公报)。
在该TAB用带状载体中,导体图案是作为内引线、外引线以及中继引线一体形成的多个布线的图案而形成的,通过镍镀层以及金镀层将内引线以及外引线覆盖。
半导体元件是如下安装在TAB用带状载体上的,即,在被镍镀层以及金镀层覆盖的内引线上压接半导体元件的端子之后,再于半导体元件与TAB用带状载体之间的间隙填充密封树脂。
然而,近年来随着半导体元件的安装高密度化,越来越要求导体图案的微细化。如果对导体图案进行微细化,则由于导体图案与绝缘基底层之间的接触面积减少,因此导体图案容易从绝缘基底层剥离。另一方面,如果用热塑性聚酰亚胺树脂层形成绝缘基底层的表面层,则可使之与导体图案的密合性提高。
另外,当半导体元件的端子由金凸起形成时,如用锡镀层覆盖内引线,则可提高连接强度。另一方面,当使金凸起压接在由锡镀层覆盖的内引线上时,由于在两者的界面上形成金和锡的共晶而牢固结合,因此,通常在安装温度大于等于300℃,以在半导体元件安装负荷在150N左右使之压接。
但是,如进行上述的压接,则在进行导体图案微细化的情况时,由于导体图案与绝缘基底层之间的接触面积减少,因此对于导体图案的绝缘基底层的面压增大,在为了提高与导体图案之间的密合性,由热塑性聚酰亚胺树脂层形成绝缘基底层的表面层的情况时,由于导体图案陷入到该表面层,因此很难确保半导体元件与TAB用带状载体之间的间隙。如果这样,很难填充密封树脂,或者即使可以填充密封树脂,也会发生在密封树脂中出现空隙这样的不良情况。
发明内容
本发明的目的是提供如下的TAB用带状载体,它既可以提高导体图案相对于绝缘基底层的密合性,又可以将半导体元件的金端子与由锡镀层覆盖的连接端子牢固连接,而且也可以抑制导体图案对绝缘基底层的陷入。
本发明的TAB用带状载体的特征在于,具有包含以厚度为4μm以下的热塑性聚酰亚胺树脂层作为表面层的绝缘基底层以及在上述绝缘基底层上形成的导体图案,上述导体图案包含用于连接半导体元件的金端子的连接端子,在上述连接端子的表面形成锡镀层。
另外,本发明的TAB用带状载体中,形成上述热塑性聚酰亚胺树脂层的热塑性聚酰亚胺树脂的玻化温度较好为在350℃以下。
另外,本发明的TAB用带状载体中,上述绝缘基底层设置有在其上形成上述热塑性聚酰亚胺树脂层的热固化性聚酰亚胺树脂层,形成上述热固化性聚酰亚胺树脂层的热固化性聚酰亚胺树脂的线膨胀系数较好在30ppm/℃以下。
本发明的TAB用带状载体中,由于绝缘基底层的表面层是热塑性聚酰亚胺树脂层,因此即使微细化导体图案,也可提高该导体图案与绝缘基底层之间的密合性。
另外,虽然通过使半导体的金端子在高温高压下压接在由锡镀层覆盖的连接端子上,牢固连接,但由于热塑性聚酰亚胺树脂层的厚度在4μm以下,因此仍然可以抑制导体图案对绝缘基底层的陷入。因此不仅可以牢固连接半导体元件的金端子与由锡镀层覆盖的连接端子,而且还可以确保半导体元件与TAB用带状载体之间的空隙,可以在其之间无障碍地填充密封树脂。
附图说明
图1是显示本发明的TAB用带状载体的实施方式的部分平面图。
图2是图1所示TAB用带状载体的布线部的扩大平面图。
图3是图1所示TAB用带状载体的部分底面图。
图4是显示图1所示TAB用带状载体的制造方法的一实施方式的TAB用带状载体的沿长边方向断面的工序图,
(a)是准备加强层的工序;
(b)是在加强层的上面形成热固化性聚酰亚胺树脂层的工序;
(c)是在热固化性聚酰亚胺树脂层的上面形成热塑性聚酰亚胺树脂层的工序;
(d)是在绝缘基底层的整个表面形成导体薄膜的工序;
(e)是在导体薄膜的上面形成镀抗蚀膜的工序;
(f)显示了在TAB用带状载体的宽度方向的两侧边缘部分形成导孔的工序。
图5是在图4之后的,显示图1所示TAB用带状载体的制造方法的一实施方式的TAB用带状载体的沿长边方向断面的工序图,
(g)是在从镀抗蚀膜露出的导体薄膜的表面上形成导体图案的工序;
(h)是除去镀抗蚀膜以及从导体图案所露出的导体薄膜的工序;
(i)是形成覆盖各布线的中继线的绝缘覆盖层的工序;
(j)在各布线的内引线以及外引线的表面,形成锡镀层的工序;
(k)显示了在加强层的与布线部重叠的位置形成开口部的工序。
图6是显示在图1所示TAB用带状载体上安装半导体元件的状态的TAB用带状载体沿长边方向的截面图。
具体实施方式
图1是显示本发明的TAB用带状载体的一实施方式的部分平面图,图2是图1所示TAB用带状载体的布线部的扩大平面图,图3是图1所示TAB用带状载体的部分底面图。
图1中,该TAB用带状载体1在于长边方向连续延伸的带状绝缘基底层2上,设置有形成导体图案7的布线部3和用于运送该TAB用带状载体1的运送部5,还层合有加强层4(参考图3)。
在绝缘基底层2的表面,于绝缘基底层2的长边方向(与TAB用带状载体1的长边方向相同,以下有时简称为长边方向)上,相互隔开,设置多个布线部3。
各布线部3中,如图2所示,在其中央设置用于安装(载放)半导体元件21(参考图6)的从平面看近矩形的安装部6。另外,在安装部的长边方向两侧,分别形成导体图案7。
该导体图案7是由在绝缘基底层2的表面上相互隔开配置的多个布线8形成,各布线8具有作为连接端子的内引线9、外引线10以及中继引线11,它们呈一体。
将各内引线9与安装部6内相邻,沿长边方向,相互隔开地并列配置在TAB用带状载体1的宽度方向(与长边方向垂直的方向,以下有时也简单称为宽度方向)上。各内引线9的间距(即,1个内引线9的宽度(底面宽度)与两个内引线9之间的宽度(间隔)的合计长度)IP在40μm以下,较好为30μm以下,通常,设定在20μm以上。这样,通过将各内引线9的间距IP设定在40μm以下,可以实现高密度布线。
另外,各内引线9的宽度(底面宽度)为5~15μm,较好设定在10~15μm,两个内引线9之间的宽度(间隔)为5~35μm,较好设定在10~20μm。
将各外引线10与布线部3的长边方向两端部相邻,并沿着长边方向,相互隔开并列配置在宽度方向上。相对于各内引线9的间距IP,将各外引线10的间距(即,1个外引线10的宽度(底面宽度)与两个外引线10之间的宽度(间隔)的合计长度)OP例如设定在100~1000%左右。即,相对于各内引线9的间距IP,可以将各外引线10的间距OP设定地更宽,或者也可以将其设定为与各内引线9的间距IP实质上相同的宽度。
各中继引线11中继各内引线9和各外引线10,连接各内引线9和各外引线10,当相对于各内引线9的间距IP,将各外引线10的间距OP设定地更宽时,将各中继引线11从间距窄的内引线9侧向间距宽的外引线10侧,呈在宽度方向上逐渐扩宽的放射状配置。
另外,在配置有各中继引线11的部分,设置有耐镀覆膜(solder resist)等绝缘覆盖层12。即设置耐镀覆膜等绝缘层12时,要围绕安装部6,形成从平面看近矩形的框状,覆盖全部的中继引线11。
另外,在从绝缘覆盖层12露出的内引线9以及外引线10上形成锡镀层13(参考图6)。
如图1所示,将运送部5沿长边方向设置在TAB用带状载体1的宽度方向两侧边缘部。为了运送该TAB用带状载体1,在各运送部5中形成用于与链轮齿等相咬合的多个导孔15,并使各导孔15在宽度方向分别相对。各导孔15是如下形成的,即,在TAB用带状载体1的长边方向上,以等间隔穿孔成从平面看近矩形的形状,并贯穿TAB用带状载体1(贯穿绝缘基底层2以及加强层4)。
如图3所示,在绝缘基底层2的内侧面层合加强层4。如上述,在该加强层4上,在宽度方向两侧的边缘部穿孔有多个导孔15,同时,与各布线部在上下方向相对,形成从底面看近矩形的开口部14。
接着,参考图4和图5说明该TAB用带状载体1的制造方法。
该方法中,首先,如图4所示,准备加强层4。作为加强层4,例如使用铜箔或不锈钢箔等金属箔,较好使用不锈钢箔。另外,作为不锈钢箔,根据AISI(美国钢铁协会)的标准为基准,例如可使用SUS301、SUS304、SUS305、SUS309、SUS310、SUS316、SUS317、SUS321、SUS347等。另外,加强层4的厚度例如为3~100μm,较好为5~30μm,更好为8~20μm。
另外,在图1~图3中显示了1列的TAB用带状载体1,然而通常是在加强层4的宽度方向同时形成多列的TAB用带状载体1之后,再切开每1列。例如,宽度250mm的加强层4上,同时形成4列宽度为48mm的TAB用带状载体1,在宽度为300mm的加强层4上,同时形成4列宽度为70mm的TAB用带状载体1。
接着,如图4(b)以及图4(c)所示,在该加强层4上面形成绝缘基底层2。绝缘基底层2是如下形成的,即,首先,如图4(b)所示,在加强层4的上面形成热固化性聚酰亚胺树脂层2a之后,如图4(c)所示,在该热固化性聚酰亚胺树脂层2a的上面,形成热塑性聚酰亚胺树脂层2b作为绝缘基底层2的表面层。
热固化性聚酰亚胺树脂层2a可以如下形成:将含有聚酰亚胺树脂前体的树脂溶液涂布在加强层4的上面,通过干燥后使之加热固化来形成。
作为聚酰亚胺树脂的前体,例如可使用由芳香族四羧酸与芳香族二胺反应所得的聚酰胺酸树脂。树脂溶液,例如将聚酰胺酸树脂溶解于有机溶媒,作为漆来调制。
另外,树脂溶液的涂布可使用刮刀法、旋涂法等公知的方法。然后干燥之后,例如通过在200~600℃加热使之固化来在加强层4的上面形成由热固化性聚酰亚胺树脂形成的热固化性聚酰亚胺树脂层2a。
这样形成的热固化性聚酰亚胺树脂层2a的热固化性聚酰亚胺树脂的线膨胀系数,例如在30ppm/℃以下,较好为在25ppm/℃以下,通常在18ppm/℃以上。
另外,如果在树脂溶液中配合公知的感光剂,则在加强层4的上面涂布树脂溶液之后,通过曝光以及显影可作为图案形成热固化性聚酰亚胺树脂层2a。
热固化性聚酰亚胺树脂层2a的厚度,例如为5~50μm,较好为10~40μm,更好为20~30μm。
热塑性聚酰亚胺树脂层2b是如下形成的,即,在热固化性聚酰亚胺树脂层2a的上面涂布含有热塑性聚酰亚胺树脂的树脂溶液,再使之干燥。
作为热塑性聚酰亚胺树脂,例如可使用聚醚酰亚胺树脂、聚酰胺酰亚胺树脂、聚酯酰亚胺树脂等。树脂溶液,例如在有机溶媒中溶解热塑性聚酰亚胺,作为漆来调制。
另外,树脂溶液的涂布可使用刮刀法、旋涂法等公知的方法。再通过使之干燥之后,在热固化性聚酰亚胺树脂层2a上,形成由热塑性聚酰亚胺树脂形成的热塑性聚酰亚胺树脂层2b。
这样形成的热塑性聚酰亚胺树脂2b的热塑性聚酰亚胺树脂的玻化温度(Tg)在半导体元件21的压接温度(压接设备的温度)以下,例如在350℃以下,较好为在300℃以下,通常在250℃以上。玻化温度(Tg)如在350℃以下,则可有助于提高与导体图案的7的密合性。
另外,热塑性聚酰亚胺树脂层2b也可如下形成,即,通过粘合剂在热固化性聚酰亚胺树脂层2a上粘贴事先加工好的热塑性聚酰亚胺树脂的干膜。
热塑性聚酰亚胺树脂2b的厚度在4μm以下,较好为1~4μm,更好为1~2.5μm。
热塑性聚酰亚胺树脂2b的厚度如果超过4μm,则在压接半导体元件21时,存在导体图案7陷入到热塑性聚酰亚胺树脂层2b中,很难确保半导体元件21与TAB用带状载体1之间的间隙。通过将热塑性聚酰亚胺树脂层2b的厚度设定在4μm,既可确保与导体图案7的密合性,也可抑制导体图案7的陷入。
另外,为了确保绝缘基底层2与导体图案7之间的充分的密合性,热塑性聚酰亚胺树脂2b的厚度较好在1μm以上。
另外,如此形成的绝缘基底层2的厚度,例如在50μm以下,较好为在30μm以下,更好为在15μm以下,通常在3μm以上。
接着,该方法中,在绝缘基底层2的表面形成导体图案7作为上述的布线8的图案。导体图案7例如由铜、镍、金、焊锡或者它们的合金等形成。较好为由铜形成。另外,导体图案7的形成没有特别的限制,在绝缘基底层2的表面,通过例如减成法、加成法等公知的图案成形法,形成导体图案7作为上述布线8的图案。
减成法中,首先,在绝缘基底层2的整个表面上,根据需要通过粘合剂层层合导体层,接着,在该导体层上,形成与上述布线8的图案相对应的耐蚀刻抗蚀膜,将该耐蚀刻抗蚀膜作为抗蚀膜来蚀刻导体层,之后,除去耐蚀刻抗蚀膜。
另外,加成法中,首先,在绝缘基底层2的表面形成作为底膜的导体薄膜之后,在该导体薄膜的表面上,以上述布线8的图案的转印图案形成镀抗蚀膜。接着,在从镀抗蚀膜露出的导体薄膜的表面,通过镀覆来形成导体图案7作为上述布线8的图案。之后,除去镀抗蚀膜以及与导体图案7相对部分之外的导体薄膜。
这些图案成形法中,当通过减成法形成导体图案7时,由于蚀刻导体层形成各布线8,因此布线8的上面的宽度(即,布线8的与绝缘覆盖层12的接触面中的,与布线8延伸方向相垂直方向的长度)/布线8的底面宽度(即,布线8与绝缘基底层2的接触面中的,与布线8延伸方向相垂直方向的长度)小于1,也就是说,各布线8形成相对应底面上面较窄的截面梯形。
另一方面,如通过加成法形成导体图案时,由于是在镀抗蚀膜的之间的导体薄膜的表面,通过镀层的析出来形成各布线8,因此布线8的上面宽度/布线8的底面宽度实质上为1或在1以上,也就是说,各布线8形成为上面相对于底面相当的断面矩形,或者上面相对于底面较宽的断面梯形。
由以上可知,为了微细化导体图案7,实现高密度布线,较好使用加成法。
即,加成法中,首先,如图4(d)所示,在绝缘基底层2的整个表面形成作为底膜的导体薄膜16。导体薄膜16的形成可使用真空蒸镀法,较好使用溅射蒸镀法。另外,形成导体薄膜16的导体,较好使用铬或铜等。
更具体些是,例如在绝缘基底层2的整个表面,通过溅射蒸镀法依次形成铬薄膜和铜薄膜。另外,导体薄膜16的形成中,例如铬薄膜的厚度设定为100~600,铜薄膜的厚度设定在500~2000。
接着,该方法中,如图4(e)所示,在导体薄膜16的上面,以上述布线8的图案的转印图案形成镀抗蚀膜17。例如通过曝光以及显影干膜抗蚀膜的公知方法,以转印图案形成镀抗蚀膜17。
之后,该方法中,如图(f)所示,在TAB用带状载体1的宽度方向的两侧边缘部,沿着长边方向,穿出上述多个导孔15,使其贯穿加强层4、绝缘基底层2、导体薄膜16以及镀抗蚀膜17的厚度方向。导孔15的穿孔,例如可使用钻头穿孔、激光加工、冲孔加工、蚀刻等公知的加工方法,较好使用冲孔加工。
接着,该方法中,如图5(g)所示,在从镀抗蚀膜17露出的导体薄膜16的表面上,通过镀覆形成导体图案7作为上述布线8的图案。镀覆可使用电解镀或非电解镀,较好使用电解镀,更好使用电解镀铜。
如图5(h)所示,例如通过化学蚀刻(湿蚀刻)等公知的蚀刻法或者剥离来除去镀抗蚀膜17,接着,同样通过化学蚀刻(湿蚀刻)等公知的蚀刻法来除去从导体图案7露出的导体薄膜16。
这样,在绝缘基底层2的上面形成导体图案7,作为内引线9、外引线10以及中继引线11一体形成的布线8的图案。这样形成的导体图案7的厚度,例如在5μm以上,较好为8~15μm。
接着,该方法中,如图5(i)所示,围绕安装部6形成从平面看呈近矩形框状的绝缘基底层12,该绝缘基底层12覆盖各布线8的中继引线11。绝缘覆盖层12由感光性耐镀覆剂等通过公知的方法形成。绝缘覆盖层12的厚度例如较好为5~30μm,更好为5~20μm。
之后,该方法中,如图5(j)所示,在各布线8的内引线9以及外引线10的表面,形成锡镀层13。例如通过非电解镀锡形成锡镀层13,覆盖各布线8的内引线9以及外引线10的表面。
该方法中,如图5(k)所示,在加强层4中与布线部3相重合的位置,形成开口部14,得到TAB用带状载体1。
在加强层4中形成开口部14,可通过例如钻头穿孔、冲孔加工、湿蚀刻(化学蚀刻)等公知的方法,将加强层4中与布线部3相对应的部分开口。例如,进行蚀刻时,将形成开口部14之外的部分用耐蚀刻抗蚀膜覆盖之后,使用氯化铁溶液等蚀刻液进行蚀刻之后,再除去耐蚀刻抗蚀膜。
另外,在加强层4的宽度方向上同时制造多列TAB用带状载体1之后,再将每1列切开时,与形成开口部14的同时,通过除去加强层4在各TAB用带状载体1间形成狭缝。之后在加强层4的宽度方向上形成多列TAB用带状载体1时,将每1列切开。
这样所得的TAB用带状载体1中,由于将导体图案7进行了微细化,实现了高密度布线,因此可高密度安装半导体元件7。
另一方面,如这样对导体图案7进行高密度布线时,虽然导体图案7与绝缘基底层2之间的接触面积减少,但是该TAB用带状载体1中,由于导体图案7形成在热塑性聚酰亚胺树脂层2b的表面,因此可有助于提高导体图案7和绝缘基底层2之间的密合性。
该TAB用带状载体1中,由于内引线9被锡镀层13覆盖,如图6所示,在安装部6中,如果通过压接将半导体元件21的金端子(金凸起)22与由锡镀层13覆盖的内引线9来连接,则可有助于提高连接强度。
另一方面,当使半导体元件21的金端子22压接在由锡镀层覆盖的内引线9上时,为使在两者的界面形成金和锡的共晶,达到牢固结合,通常,安装温度在300℃以上,较好为在400~450℃中,以半导体元件安装负荷在50N以上,较好为在100~150N使之压接。
如这样进行压接,导体图案7通过其微细化,导体图案7与绝缘基底层2之间的接触面积减少,导体图案7对绝缘基底层2的面压增大,尤其是,通过加成法形成导体图案7时,如上所述,布线8的上面的宽度/布线8的底面的宽度实质上为1或在1以上,由导体图案7的底面施加在热塑性聚酰亚胺树脂层2b上的面压进一步增大,导体图案7被强力压接陷入到绝缘基底层2中。
但是,该TAB用带状载体1中,由于热塑性聚酰亚胺树脂2b的厚度在4μm以下,因此可以减小绝缘基底层2中的,由导体图案7挤压所形成的凹陷量,可以抑制导体图案7的相对于绝缘基底层2的陷入。因此,可以确保半导体元件21与TAB用带状载体1之间的间隙,压接之后,在半导体元件21与TAB用带状载体1之间可不产生空隙地无障碍地填充密封树脂23。结果,可在安装部6中确实安装半导体元件21。
另外,上述说明中,作为于绝缘基底层2的单面形成布线部3的单面布线电路基板而形成TAB用带状载体1,但是,也可以例如作为在绝缘基底层2的双面形成布线部3的双面布线电路基板形成。作为双面布线电路基板形成的情况时,在绝缘基底层2的内面,与绝缘基底层2的表面同样形成多个布线部3来替代形成加强层4。
以下,列举实施例以及比较例来更具体说明本发明。
实施例1
在该实施例1中,在宽度为250mm的加强层上同时制造4列宽度为48mm的TAB用带状载体。
首先,作为加强层,准备厚度为20μm的不锈钢(SUS304)(参考图4(a)),在该加强层上,涂布聚酰胺酸树脂溶液,通过干燥后使之加热固化,形成厚度为20μm的热固化性聚酰亚胺树脂层(参考图4(b))。另外,该热固化性聚酰亚胺树脂层的线膨胀系数为20ppm/℃。
接着,在热固化性聚酰亚胺树脂层的上面,涂布以脂肪族聚酰亚胺为主体的热塑性聚酰亚胺树脂溶液,通过使之干燥形成厚度为1μm的热塑性聚酰亚胺树脂层(参考图4(c))。另外,该热塑性聚酰亚胺树脂层的玻化温度为300℃。
这样,在加强层上面,形成了依次层合有热固化性聚酰亚胺树脂层和热塑性聚酰亚胺树脂层的绝缘基底层。
接着,在绝缘基底层的表面,通过溅射蒸镀法依次形成铬薄膜以及铜薄膜来形成厚度为2000的金属薄膜(参考图4(d))。
之后,通过曝光以及显影干膜抗蚀膜,在金属薄膜的表面以导体图案的转印图案形成镀抗蚀膜之后(参考图4(e)),通过冲孔加工穿出导孔(参考图4(f)),使其贯穿加强层、绝缘基底层、金属薄膜以及镀抗蚀层的厚度方向。
接着,将其浸渍在硫酸铜电镀液中,通过2.5A/dm2的约20分钟的电解镀铜,在从镀抗蚀膜露出的金属薄膜的表面形成厚度为10μm的导体图案(参考图5(g))。
另外,该导体图案是作为相互隔开配置的将内引线、外引线以及中继引线一体形成的多个布线的图案来形成的。另外,内引线的间距为30μm,外引线的间距为100μm。
接着,通过化学蚀刻除去镀抗蚀膜,之后,将从导体图案露出的导体薄膜同样通过化学蚀刻除去(参考图5(h))。
之后,由感光性阻焊剂形成绝缘覆盖层,使其覆盖各布线的中继引线且围绕安装部6(参考图5(i)),之后,在内引线以及外引线的表面,通过非电解镀锡形成锡镀层(参考图5(j))。
使用耐蚀刻抗蚀膜覆盖加强层4中与布线部3相重合的位置以外的部分之后,使用氯化铁溶液,通过蚀刻加强层来形成开口部以及在TAB用带状载体间的狭缝,之后,除去耐蚀刻抗蚀膜,通过切开得到TAB用带状载体。
实施例2、3以及比较例1
除了热塑性聚酰亚胺树脂层的厚度实施例2中为3μm、实施例3中为4μm、比较例1中为5μm之外,通过与实施例1相同的方法,得到TAB用带状载体。
评价
实施例1~3以及比较例1中所得的TAB用带状载体的安装部中,安装了设置有金凸起的半导体元件。在半导体元件的安装中,将金凸起与由锡镀层覆盖的内引线相对,在安装温度(压接设备的温度)为325℃、安装负荷为130N的条件下进行压接。压接之后,测定绝缘基底层的凹陷量。结果示于表1。
之后,在半导体元件与TAB用带状载体的安装部之间的空隙填充液状底层灌充密封树脂(液状アンタ-フイル封止樹脂)之后,观察密封树脂有无空隙。结果示于表1。
表1
 实施例·比较例  实施例1   实施例2   实施例3   比较例1
 热塑性聚酰亚胺树脂层的厚度(μm)  1   3   4   5
 绝缘基底层的凹陷量(μm)  0   0.9   1.7   2.5
 密封树脂有无空隙  无   无   无   有
另外,上述说明提供了本发明中作为示例的实施例,但是这些仅仅是示例,不是限定的解释。本技术领域的技术人员理解的本发明的变形例均包括在权利要求的范围内。

Claims (3)

1.TAB用带状载体,其特征在于,具有包括作为表面层的厚度在4μm以下的热塑性聚酰亚胺树脂层的绝缘基底层以及在上述绝缘基底层的上面形成的导体图案,
上述导体图案包括用于连接半导体元件的金端子的连接端子,
在上述连接端子的表面形成有锡镀层。
2.如权利要求1所述的TAB用带状载体,其特征在于,形成上述热塑性聚酰亚胺树脂层的热塑性聚酰亚胺树脂的玻化温度在350℃以下。
3.如权利要求2所述的TAB用带状载体,其特征在于,上述绝缘基底层设置有在其上形成上述热塑性聚酰亚胺树脂层的热固化性聚酰亚胺树脂层,
形成上述热固化性聚酰亚胺树脂层的热固化性聚酰亚胺树脂的线膨胀系数在30ppm/℃以下。
CNB2006101085252A 2005-07-26 2006-07-24 Tab用带状载体 Expired - Fee Related CN100539105C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2005216221A JP2007035869A (ja) 2005-07-26 2005-07-26 Tab用テープキャリア
JP2005216221 2005-07-26

Publications (2)

Publication Number Publication Date
CN1905183A true CN1905183A (zh) 2007-01-31
CN100539105C CN100539105C (zh) 2009-09-09

Family

ID=37527082

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB2006101085252A Expired - Fee Related CN100539105C (zh) 2005-07-26 2006-07-24 Tab用带状载体

Country Status (6)

Country Link
US (1) US20070023876A1 (zh)
EP (1) EP1748486A2 (zh)
JP (1) JP2007035869A (zh)
KR (1) KR20070014051A (zh)
CN (1) CN100539105C (zh)
TW (1) TW200711015A (zh)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102822953A (zh) * 2010-03-30 2012-12-12 东丽株式会社 金属支持挠性基板及使用其的带式自动接合用金属支持载带、led安装用金属支持挠性电路基板及已层压电路形成用铜箔的金属支持挠性电路基板
CN103021878A (zh) * 2011-09-23 2013-04-03 泰科电子公司 用于形成电子模块的方法及***
CN108811523A (zh) * 2017-03-01 2018-11-13 住友电气工业株式会社 柔性印刷电路板、连接体的制造方法和连接体
CN110896597A (zh) * 2019-11-07 2020-03-20 江苏上达电子有限公司 一种柔性线路板表面处理的方法

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009094361A (ja) * 2007-10-10 2009-04-30 Nitto Denko Corp Cof基板
JP5095460B2 (ja) * 2008-01-17 2012-12-12 シャープ株式会社 半導体装置および表示装置
JP5184115B2 (ja) * 2008-01-31 2013-04-17 日東電工株式会社 配線回路基板およびその製造方法
JP5435465B2 (ja) * 2009-10-06 2014-03-05 株式会社ジャパンディスプレイ 実装構造体、電気光学装置およびタッチパネル
JP6001921B2 (ja) * 2012-05-25 2016-10-05 新光電気工業株式会社 配線基板及び配線基板の製造方法
KR102269743B1 (ko) * 2019-03-05 2021-06-25 매그나칩 반도체 유한회사 이너 리드 패턴 그룹을 포함하는 반도체 패키지 및 그 방법

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
SG77652A1 (en) * 1998-03-18 2001-01-16 Hitachi Cable Semiconductor device lead-patterning substrate and electronics device and method for fabricating same
MY131961A (en) * 2000-03-06 2007-09-28 Hitachi Chemical Co Ltd Resin composition, heat-resistant resin paste and semiconductor device using them and method for manufacture thereof
US6541122B2 (en) * 2000-03-28 2003-04-01 Ube Industries, Ltd. Roll of metal film/aromatic polyimide film composite web
JP2003249732A (ja) * 2001-12-20 2003-09-05 Toray Ind Inc 3層型プリント回路用基板およびプリント回路基板
US7267883B2 (en) * 2002-09-25 2007-09-11 Kaneka Corporation Polyimide film and laminate having metal layer and same
JP3694286B2 (ja) * 2002-10-08 2005-09-14 日東電工株式会社 Tab用テープキャリア
JP2005125688A (ja) * 2003-10-27 2005-05-19 Toray Ind Inc 金属層付き積層フィルムとこれを用いた半導体装置、および金属層付き積層フィルムの製造方法
JP4763964B2 (ja) * 2003-11-18 2011-08-31 三井化学株式会社 ポリイミド金属積層板の製造方法
JP4642479B2 (ja) * 2005-01-06 2011-03-02 新日鐵化学株式会社 Cof用積層板及びcofフィルムキャリアテープ

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102822953A (zh) * 2010-03-30 2012-12-12 东丽株式会社 金属支持挠性基板及使用其的带式自动接合用金属支持载带、led安装用金属支持挠性电路基板及已层压电路形成用铜箔的金属支持挠性电路基板
CN103021878A (zh) * 2011-09-23 2013-04-03 泰科电子公司 用于形成电子模块的方法及***
CN103021878B (zh) * 2011-09-23 2016-09-21 泰科电子公司 用于形成电子模块的方法及***
US9953845B2 (en) 2011-09-23 2018-04-24 Te Connectivity Corporation Methods and systems for forming electronic modules
CN108811523A (zh) * 2017-03-01 2018-11-13 住友电气工业株式会社 柔性印刷电路板、连接体的制造方法和连接体
CN108811523B (zh) * 2017-03-01 2022-06-24 住友电气工业株式会社 柔性印刷电路板、连接体的制造方法和连接体
CN110896597A (zh) * 2019-11-07 2020-03-20 江苏上达电子有限公司 一种柔性线路板表面处理的方法

Also Published As

Publication number Publication date
TW200711015A (en) 2007-03-16
JP2007035869A (ja) 2007-02-08
CN100539105C (zh) 2009-09-09
US20070023876A1 (en) 2007-02-01
KR20070014051A (ko) 2007-01-31
EP1748486A2 (en) 2007-01-31

Similar Documents

Publication Publication Date Title
CN1905183A (zh) Tab用带状载体
CN1835654A (zh) 配线基板及其制造方法
US20090250258A1 (en) Wiring Substrate, Semiconductor Package, Electronic Instrument, And Wiring Substrate Manufacturing Method
CN1187806C (zh) 电路装置的制造方法
JP2007201254A (ja) 半導体素子内蔵基板、半導体素子内蔵型多層回路基板
CN1444837A (zh) 布线基板
CN1497717A (zh) 电路装置及其制造方法
CN1674277A (zh) 电路装置
CN1700431A (zh) 电路装置及其制造方法、板状体
CN1674758A (zh) 电路装置及其制造方法
CN1666327A (zh) 挠性配线基板及其制造方法
CN1254856C (zh) 电路装置的制造方法
CN1509134A (zh) 电路装置、电路模块及电路装置的制造方法
US9974186B2 (en) Method of manufacturing printed circuit board with embedded electronic components positioned by using solder paste
JP2007103586A (ja) 配線回路基板の製造方法
CN1302531C (zh) 用于载带自动焊的载带
JP3037662B2 (ja) 多層配線基板およびその製造方法
US10096491B2 (en) Method of fabricating a packaging substrate including a carrier having two carrying portions
US9510446B2 (en) Printed circuit board and manufacture method thereof
CN1254860C (zh) 电路装置的制造方法
JP2006332346A (ja) 基板、電子部品、及び、これらの製造方法
US20070126108A1 (en) External connection structure for semiconductor package, and method for manufacturing the same
CN1241894A (zh) 线路板及其制造方法
CN1494369A (zh) 印刷电路板的电镀方法
CN1781348A (zh) 印刷电路板,制造方法及电路装置

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
C17 Cessation of patent right
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20090909

Termination date: 20110724