CN1881805A - 锁相回路的阻尼系数修正装置和方法 - Google Patents

Abstract

应用于一锁相回路电路的一种阻尼系数修正装置，阻尼系数修正装置包含一增益控制震荡电路、一阻尼控制器及一增益补偿逻辑电路。锁相回路电路提供一回路控制讯号，以表示介于一第一时钟讯号及一第二时钟讯号之间的的一误差，用以产生一第三时钟讯号，其中，第三时钟讯号的频率为第二时钟讯号的频率与一时钟倍数的乘积。增益控制震荡电路具有一控制输入端、一增益控制输入端及一输出端，控制输入端接收回路控制讯号，输出端提供第三时钟讯号；阻尼控制器具有一输入端及一输出端，输入端用以接收时钟倍数，输出端提供一增益控制讯号至增益控制震荡电路的增益控制输入端，其中阻尼控制器依据时钟倍数的变化，调整增益控制震荡电路的增益；增益补偿逻辑电路可程序控制，并调整增益控制讯号。

Description

锁相回路的阻尼系数修正装置和方法

技术领域

本发明涉及一种锁相回路电路，特别是涉及一种可以补偿制造引发(fabrication-induced)效应的锁相回路的阻尼系数修正装置和方法。

背景技术

锁相回路电路通常用于电子仪器或其类似的装置，以同步化一个或多个时钟讯号进而协调电子仪器中各种不同的操作(operation)。因为于同一个集成电路中的操作执行的效率要比不同集成电路之间操作执行的效率高，所以锁相回路电路时常用于一集成电路中以产生一个内部时钟(internalclock)讯号，其中内部时钟讯号的频率为外部时钟频率的倍数。在许多应用场合，可由外部时钟参考值推得内部时钟讯号，而外部时钟参考值不但可提供至集成电路，而且亦可提供至于一个***内其它类似的组件，以使内部***(inter-system)的操作同步化。举例来说，在一个计算机***中，例如一总线时钟(exemplary busclock)运作于300MHz，此时，该总线时钟可以用于驱动一运作于3GHz的内部微处理器核心时钟讯号(internalmicroprocessor core clock signal)，相当于十倍的倍频。一时钟倍数(clockmultiplier)N决定介于总线时钟频率(或称外部时钟频率)与核心时钟频率(或称内部时钟频率)之间的比例。一般来说，在一些静态(static)的***下，时钟倍数N是固定的。而在其它动态***下，则为了种种因素，像是在集成电路或电子电路的操作模式改变下(例如，电力模式转换，常见的有待机模式(standby)，省电模式(low-power)或休眠模式(hibernation)等)，而使时钟倍数N的数值为可调整。

在现有技术中，一已知锁相回路的响应特性(response characteristics)是与时钟倍数N的平方根成反比，且与一震荡增益KV的平方根成正比。因此，针对一锁相回路电路的阻尼系数

可以由下列比例关系式(1)表示：

其中，N为时钟倍数，IC为一充电泵电流量(charge pump currentmagnitude)，KV为震荡增益，R与C分别为锁相回路中电阻-电容回路滤波组件(RC loop filter component)的电阻及电容。一般来说，用于锁相回路的一回路滤波器(loop filter)包含一串联的电阻-电容滤波器，其根据锁相回路所需要(desired)特性，而具有一时间常数。其中，锁相回路所需要特性包含最大的锁速(locking speed)及最小的抖动(jitter)。在有些实施例中，会利用一小电容与串联的电阻-电容组件并联的设计，此时，需要随之修正比例关系式(1)。另外，回路滤波器产生一回路控制讯号，以提供至一可变震荡电路以控制内部时钟讯号的相位与/或频率。在一个特别的组态下，回路滤波器产生一回路电压，其用以调整(modulate)电流量，而上述电流是应用于一电流控制震荡器(current controlled oscillator，ICO)中的多个震荡器单元(oscillator cells)。当电流量较大时，内部时钟较快，反之，当电流量较小时，内部时钟较慢。

本领域的技术人员可以了解当频谱纯度(spectral purity)最大化时，锁相回路的阻尼系数应相对地固定为一常数值。一般理想的阻尼系数约略为0.707。随着集成电路制造技术的发展，组件的信道长度(channel length)尺寸可以小于100nm，此时，以现阶段的锁相回路电路的设备并不容易针对参考频率而支持范围由1至30甚至更大的时钟倍数。在运作期间，通过动态地调整时钟倍数以变更操作模式的作法是相当常见的。换言之，现有的锁相回路是依据操作模式的调整而改变时钟倍数，进而使阻尼系数于次阻尼(under damped)与过阻尼(over damped)之间变动。然而，在这样的运作下，现有的锁相回路便不能提供符合需要的频谱纯度。

本领域的技术人员可以了解集成电路，特别是具有管线式架构的微处理器，其内部时钟电路的频谱纯度直接地影响操作速度，即使是在频谱纯度不佳的最糟糕情况下，内部逻辑电路都还必须执行操作。因此，如何改善锁相回路中的频谱纯度为当前重要课题之一。在某些应用中的参考时钟频率与时钟倍数N都是固定不变，此时，可以预先将调整锁相回路在某固定状态以使频谱纯度达到可接受的范围。然而，在许多其它的应用中并不适用现有的锁相回路电路，例如动态地改变参考频率及/或时钟倍数，或者改变N的比例，导致上述现有的锁相回路电路产生不希望得到的抖动，换句话说，对于现有的锁相回路而言，N的变化意味着频谱品质(spectral quality)的下降。特别是，即使因为锁相回路中阻尼系数 的变动导致无可避免的抖动产生时，运算电路却仍然必须执行操作，因而降低了工作效率，例如在2GHz的工作频率下，若锁相回路中有百分之一的抖动产生时，即将随之降低工作效率(意指单位时钟周期的工作量)。

如上所述，工作效率以及随著操作速度提升下的工作品质最大化有赖于频谱品质问题的解决。因而，在当今广泛使用锁相回路的电路(包含集成电路或其它类似的组件)下，如何改善锁相回路电路的频谱品质，以及当在集成电路中执行锁相回路电路时，如何补偿未预料或其它未察觉的制造引发效应，是当前的重要课题之一。

发明内容

本发明一实施例的一种用于一锁相回路电路的阻尼系数修正装置，其包含一增益控制震荡电路、一阻尼控制器及一增益补偿逻辑电路。锁相回路电路提供一回路控制讯号，以表示介于一第一时钟讯号及一第二时钟讯号之间的一误差，并用以产生一第三时钟讯号，其中第三时钟讯号的频率为第二时钟讯号的频率与一时钟倍数的乘积，增益控制震荡电路具有一控制输入端、一增益控制输入端及一输出端，控制输入端接收回路控制讯号，输出端提供第三时钟讯号；阻尼控制器具有一输入端及一输出端，输入端用以接收时钟倍数，输出端提供一增益控制讯号至增益控制震荡电路的增益控制输入端，其中阻尼控制器依据时钟倍数的变化而调整增益控制震荡电路的增益；增益补偿逻辑电路调整增益控制讯号，并致能制造后的编制程序，例如，为一熔丝阵列、一寄存器或其它类似的组件。

在本发明的另一实施例中，增益补偿逻辑电路提供一偏移数值，阻尼控制器提供至少一初始增益控制数值用以对应多个时钟倍数数值中的每一个，并结合初始增益控制数值及偏移数值以提供增益控制讯号。阻尼控制器包含一对照表或其它类似的组件。其中，时钟倍数就如同为一地址或索引数值，并用来取出相对应的初始增益控制数值。

增益控制震荡电路包含一电流控制震荡电路及一增益控制电路。电流控制震荡电路具有一电流控制输入端及一输出端以提供第三时钟讯号；增益控制电路具有一第一输入端、一第二输入端、及一输出端，第一输入端接收回路控制讯号，第二输入端接收增益控制讯号，输出端提供一电流控制讯号至电流控制震荡器的电流控制输入端，其中，增益控制电路根据由增益控制讯号所决定的一增益，针对于回路控制讯号而改变电流控制讯号。更明确的来说，电流产生器包含具有相互平行的多组P信道脚的一P信道阵列，每个P信道脚阵列是依据增益控制讯号选择性地致能至少一偏压控制讯号以供应电流。

本发明再一实施例的一种具有阻尼系数修正装置的锁相回路电路包含一检测器、一充电泵、一滤波电路、一分频器、一阻尼控制器、一震荡电路及一增益补偿逻辑电路。检测器比较一第一时钟讯号及一第二时钟讯号，并提供一误差讯号；充电泵具有一输入端及一输出端，输入端接收误差讯号，输出端提供一脉冲讯号以表示误差讯号；滤波电路与充电泵电耦合以转换脉冲讯号成一回路控制讯号；分频器具有一第一输入端、一第二输入端及一输出端，第一输入端接收一第三时钟讯号，第二输入端接收一时钟倍数，输出端提供第二时钟讯号，第二时钟讯号的频率为第三时钟讯号的频率除以时钟倍数；阻尼控制器具有一输入端及一输出端，输入端接收时钟倍数，其中阻尼控制器转换时钟倍数成一第一增益控制数值并结合一偏移数值及第一增益控制数值以提供一第二增益控制数值；震荡电路具有一第一输入端、一第二输入端及一输出端，第一输入端接收回路控制讯号第二输入端接收第二增益控制数值，输出端提供一第三时钟讯号，其中第二增益控制数值用以调整震荡电路的一增益；增益补偿逻辑电路提供偏移数值。

在本发明的另一实施例中，第一增益控制数值、第二增益控制数值及偏移数值中的每一个包含至少一数字数值，阻尼控制器包含一数字结合器，以结合第一增益控制数值及偏移数值。震荡电路包含一电流控制震荡器及多个电流源。电流控制震荡器具有一电流控制输入端及一输出端，输出端提供第三时钟讯号；每一个电流源具有一输出端及一致能输入端，输出端与电流控制震荡器的电流控制输入端电耦合，致能输入端接收第二增益控制数值的一对应的位。

本发明另一实施例的一种集成电路包含一第一脚位、一第二脚位、一集成锁相回路电路及一集成程序控制增益补偿区块。第一脚位接收具有一第一频率的一外部时钟讯号；第二脚位用以接收一时钟倍数；集成锁相回路电路具有一第一输入端、一第二输入端及一可调式震荡器，第一输入端与第一脚位电耦合以接收外部时钟讯号，第二输入端与第二脚位电耦合以接收时钟倍数，可调式震荡器具有一输出端，输出端提供具有一第二频率的一核心时钟讯号，第二频率等于第一频率与时钟倍数的乘积，其中可调式震荡器包含一阻尼控制器及一震荡电路。阻尼控制器具有一输入端及一输出端，输入端接收时钟倍数，输出端提供一增益讯号；震荡电路具有一输入端及一输出端，输入端接收增益讯号输出端提供核心时钟讯号；其中增益讯号控制震荡器电路的一增益以于集成锁相回路电路中，维持一固定的阻尼系数；集成程序控制增益补偿区块提供一增量数值，阻尼控制器利用增量数值以调增益讯号。

依据本发明另一实施例的一种修正一锁相回路中一阻尼系数的方法包含转换倍数为一第一增益控制数值；结合第一增益控制数值与一偏移数值以提供一第二增益控制数值；调整震荡器的增益，震荡器使用第二增益控制数值以减少阻尼系数的改变。锁相回路控制一震荡器以提供一第二时钟讯号，第二时钟讯号的频率为一第一时钟讯号的频率的一倍数，其中阻尼系数包含一震荡器增益除以倍数的函数。

在本发明的另一实施例中，上述方法还包含选择性地将第一增益控制数值加上偏移数值或者将第一增益控制数值减掉偏移数值。另外，在本实施例中，上述方法还包含依据偏移数值，决定第一增益控制数值的一部分；选择性地将第一增益控制数值加上部分或者减掉部分。再者，在本实施例中，上述方法还包含依据偏移数值所决定的一些位而将一数字数字向右偏移这些位所决定的位数。最后，在本实施例中，上述方法还包含藉由熔断至少一熔丝或程序控制一寄存器以程序控制偏移数值。

附图说明

图1为一方块示意图，显示现有的传统锁相回路电路；

图2为一方块示意图，显示依本发明较佳实施例的示例性锁相回路电路；

图3为一更详细的方块示意图，显示图2示出的锁相回路电路的回路滤波器、震荡电路及阻尼控制器；

图4为一坐标图，以多个不连续的增益数值作为变量而绘制核心时钟讯号的频率对回路控制电压VLP的仿真结果；

图5为一流程图，显示最佳化锁相回路中阻尼系数的方法；

图6为一更详细的方块示意图，显示一阻尼系数变异装置，其用以执行图2或图3中的增益控制震荡器电路；

图7为一简化的方块图，显示本发明较佳实施例的示例性锁相回路电路，其包含增益补偿逻辑电路以修正一锁相回路阻尼系数；

图8为一方块示意图，显示图7示出的阻尼控制器的一第一示例性实施例，其中阻尼控制器直接地自FSTR[M：0]数值增加或减掉INC[M：0]数值；

图9为一方块示意图，显示图7中阻尼控制器的一第二示例性实施例，其中阻尼控制器直接地增加或减掉INC[M：0]数值；以及

图10为一流程图，显示根据本发明的一举例性实施例的图7的增益补偿逻辑电路，其转换时钟倍数值N为增益控制数值的细节流程。

具体实施方式

以下将参照相关附图，说明依本发明实施例的锁相回路的阻尼系数修正装置，其中相同的组件将以相同的标号说明。

接下来的说明将首先描述现有技术的一实施例，以提供接下来说明本发明实施例相关的背景及应用。然后，便可得知，本发明实施例中许多的改变明显的与现有技术不同。而且下述所说明的工作原理亦可适用于其它未说明的实施例。因此，在符合下述所说明的工作原理及技术特征下所衍生出来的实施例亦归类于本发明的范畴，并不只受限于下述所例举的实施例。

本发明人认为解决上述现有技术所面临的问题势在必行，特别针对现有的锁相回路应用于管线式装置时的状况。因此，本发明人集思广益而发展出一锁相回路阻尼系数修正装置以供在一集成电路或其它类似的电子组件内的锁相回路使用，因此，便可最佳化或修正动态变化下的锁相回路阻尼系数，在下面的说明书及其相对应的图1-10中有更详细的说明。当本发明的锁相回路应用于管线式结构时，便可将恼人的抖动最小化，进而提供核心时钟讯号较佳的频谱纯度，此时，管线式装置便可通过适当的设计而增加于管线式平台之间的工作量，进而提升工作效率。

图1为一示意图，其显示现有锁相回路电路100。一相位/频率检测器101的一第一输入端接收一第一时钟讯号BUSCLK，且相位/频率检测器101的一第二输入端接收一第二时钟讯号REFCLK。相位/频率检测器101比较第一时钟讯号BUSCLK及第二时钟讯号REFCLK之间的频率及/或相位，并提供一上升/下降的误差讯号(up/down error signal)UP/DN，其中这里的误差是指相位及/或频率的变异。一充电泵103具有一输入端以接收上升/下降的误差讯号UP/DN，且充电泵103的一输出端产生一电流脉冲讯号(current pulsesignal)IC输出至一回路滤波器105。一般来说，单位时间内电流脉冲讯号IC的电流量是固定的，而电流脉冲讯号IC的正负符号(正脉冲或负脉冲)及脉冲的间距与第一时钟讯号BUSCLK及第二时钟讯号REFCLK相关，其中，电流脉冲讯号IC的正负符号是指使用第一时钟讯号BUSCLK来校准(align)第二时钟讯号REFCLK所形成超前或落后的方向。而电流脉冲讯号IC脉冲的间距是指第一时钟讯号BUSCLK及第二时钟讯号REFCLK之间相互校准所需的修正量。回路滤波器105是将电流脉冲讯号IC转换成一回路控制讯号LC，并输入至一固定电压/电流转换器111的一控制输入端，其中固定电压/电流转换器111位于一震荡电路107中。固定电压/电流转换器111依据一固定比例关系而将回路控制讯号LC转换成一电流讯号I，并将电流讯号I输入至一电流控制震荡器(current controlled oscillator，ICO)108的一输入端。震荡电路107产生一核心时钟讯号CORECLK，并输出至一除法电路109的一第一输入端。而除法电路109的一第二输入端接收一或称频率倍数的时钟倍数N，除法电路109将核心时钟讯号CORECLK转换成第二时钟讯号REFCLK，并输出至相位/频率检测器101。时钟倍数值N决定第一时钟讯号BUSCLK及核心时钟讯号CORECLK两者之间的频率关系。除法电路109将核心时钟讯号CORECLK的频率除以时钟倍数N以得到第二时钟讯号REFCLK的频率，并将第二时钟讯号REFCLK输出回相位/频率检测器101而完成封闭回路。因此，在这样的***下，锁相回路电路100可由第一时钟讯号BUSCLK的频率与时钟倍数值N的乘积以得到核心时钟讯号CORECLK的频率，并将核心时钟讯号CORECLK与第一时钟讯号BUSCLK进行同步化。

锁相回路电路100可应用在集成电路或其它类似的组件，其中，可由从集成电路或芯片外接收第一时钟讯号BUSCLK及时钟倍数值N，而核心时钟讯号CORECLK使用于集成电路芯片内。因此，本发明不仅适用于集成电路，亦可适用于任何需要使用锁相回路的电子组件或组态。回路滤波器105将电流脉冲讯号IC滤波，并产生电流脉冲讯号IC，其中，在标准的回馈模式下，电流脉冲讯号IC用以控制核心时钟讯号CORECLK的频率。回路控制讯号LC可为电流或电压的形式。当然，震荡电路107可由电压或电流等这些公知的技术的方式来控制。而且只要第一时钟讯号BUSCLK及时钟倍数N固定，锁相回路电路100的频谱品质尚可接受。此外，如前所述，在许多必须动态地改变第一时钟讯号BUSCLK的频率数值或时钟倍数值N的应用上，由于电流讯号I的增减与回路控制讯号LC的改变成固定比例，因此，第一时钟讯号BUSCLK的频率数值或时钟倍数值N的动态改变便相对地产生恼人的抖动，进而使锁相回路电路100的频谱品质无法接受。另外，参照比例关系式(1)，一般来说，震荡器电路107的增益KV为固定，因此时钟倍数值N的改变便导致阻尼系数

的改变，而阻尼系数

的改变为锁相回路电路100中形成抖动与频谱品质降低的因素，换句话说，时钟倍数值N的改变间接导致锁相回路电路100中抖动的形成与频谱品质降低。

图2为一示意图，其显示本发明较佳实施例的一锁相回路电路200。锁相回路电路200包含一些组件功能类似于锁相回路电路100所具有的某些组件，并以相同的符号表示，其中，锁相回路电路200包含相位/频率检测器101、充电泵103、回路滤波器105及除法电路109，而这些组件大致的运作已如前所述，在此不再赘述。首先，除法电路109是将核心时钟讯号CORECLK的频率除以时钟倍数N以得到第二时钟讯号REFCLK的频率，并将第二时钟讯号REFCLK输出回相位/频率检测器101，然后，相位/频率检测器101产生上升/下降的误差讯号UP/DN，并将上升/下降的误差讯号UP/DN输出至充电泵103，再来，充电泵103产生电流脉冲讯号IC至回路滤波器105，再由回路滤波器105产生回路控制讯号LC。其中，现有锁相回路电路100中的震荡电路107将被一增益控制振荡电路(gain controlled oscillatorcircuit)201所取代，而增益控制振荡电路201接收回路控制讯号LC，并产生核心时钟讯号CORECLK。其中，增益控制振荡电路201包含一可变电压/电流转换器电路203，其具有接收回路控制讯号LC的一第一输出端及提供一控制讯号FC的一输入端。一振荡电路205接收控制讯号FC，并于振荡电路205的输出端输出核心时钟讯号CORECLK。另外，锁相回路电路200再增添一阻尼控制器电路207，其接收时钟倍数值N，并输出一增益控讯号GC至可变电压/电流转换器203的另一输入端。在本实施例中，振荡电路205为一电流控制振荡器205，当然，振荡电路205亦可依据实际需要而为一电压控制振荡器(图中未示)。

震荡电路201与震荡电路107的运作方式类似，其不同处在于，可以依据增益控讯号GC控制或调整震荡器电路201的增益。增益KV与核心时钟讯号CORECLK频率的变化成正比并以符号ΔF表示，另外，增益KV亦为回路控制讯号LC变化的函数并以符号ΔLC表示，其中，增益KV可定义核心时钟讯号CORECLK频率(F)的变化除以回路控制讯号LC变化ΔLC，关系示为KV＝ΔF/ΔLC，而“/”表示除法的符号。举例来说，若回路控制讯号LC为电压的形式，且以伏特符号V表示，另外，所测量到的频率数值约为10⁹赫兹，其以符号GHz表示，此时，可使用符号Hz/V来表示增益KV的单位。若给定时钟倍数N的一数值N1，此时，阻尼控制器电路207依据所给定数值N1而决定增益控讯号GC的一数值GC1，然后，可变电压/电流转换器203以一相对应的增益KV的数值KV1下运作。因此，可变电压/电流转换器203基于相对应的增益KV的数值KV1将回路控制讯号LC转换为控制讯号FC，并以控制讯号FC来控制振荡电路205所产生核心时钟讯号CORECLK的频率。由上述可知，只要给定增益控讯号GC的数值GC1后，便可相对应确定增益KV的数值KV1，此时，便可通过增益KV的数值KV1决定此控制回路(control loop)中的回路控制讯号LC及核心时钟讯号CORECLK之间的关系。

当时钟倍数N的数值转变成另一新的数值N2时，阻尼控制器电路207将增益控讯号GC的数值变化成另一新的数值GC2，然后，可变电压/电流转换器203以一相对应的变化增益KV的另一新数值KV2下运作。此时，阻尼控制器电路207、可变电压/电流转换器203及振荡电路205设定于使阻尼系数

最小化的状态，而使锁相回路电路200的频谱品质最佳化。如关系式1中所定义，阻尼系数 为[增益KV/定时钟倍数N]开平方的函数，换句话说，只要定时钟倍数N的数值产生改变，增益控制振荡电路201的增益KV就会依据相同的因素(例如为上述时钟倍数值N的数值产生改变或者其它造成阻尼系数  改变的因素)而相对应的修正。在这样的运作下，时钟倍数N变化所产生的影响将因增益KV的相对应地变化而被有效地抵消或补偿，因此，阻尼系数 的变化将被减至最小(意旨最佳化)。举个例子，当时钟倍数N的数值由10变成20(增加两倍)，此时，增益KV的数值也相对应的增加两倍，而根据关系式1可知阻尼系数

不变(最佳化)，因而，藉由增益KV相对应的变化，而使时钟倍数N的数值改变所造成阻尼系数 的变化将被减至最小，进而，使锁相回路电路200的频谱品质较现有的回路电路100的频谱品质改善许多。

图3为一更详细的方块图，其显示锁相回路电路200中回路滤波器105、增益控制振荡电路201及阻尼控制器电路207更具体的实施例。电流脉冲讯号IC为电流脉冲的形式，经由一节点301至一电阻R及一电容C，其中电阻R及电容C是以串联的方式电耦合而设置于节点301及一接地点GND之间。节点301形成一回路控制电压VLP(loop control voltage)，其用以提供至增益控制振荡电路201。其中，回路控制电压VLP讯号为供应回路控制讯号LC(如图3中的VLP(LC)所示)，并应用于增益控制振荡电路201中的一可变电压至电流转换器303，此时，可变电压至电流转换器303将回路控制电压VLP讯号转换为一电流讯号I，并提供电流讯号I至一电流控制振荡器305的一输入端。在本实施例中，阻尼控制器电路207接收定时钟倍数N，并在一频率选通脉冲(frequency strobe，FSTR)总线上产生或译码相对应的讯号，其提供至可变电压至电流转换器303的一增益控制输入端，而频率选通脉冲FSTR总线供应增益控制讯号(如图3中的FSTR(Gc)所示)。在本实施例中，频率选通脉冲FSTR总线包含多个数字讯号以控制或调整多个离散增益数值，而每个离散增益数值对应至每个离散时钟倍数N数值。频率选通脉冲FSTR总线的讯号指示可变电压至电流转换器303去增加/减少电流讯号I输出至电流控制振荡器305中多个震荡器单元(oscillator cells)以稳定阻尼系数(补偿因时钟倍数N变化，造成阻尼系数 不稳定的状况)。换句话说，阻尼控制器电路207通过频率选通脉冲FSTR总线指示可变电压至电流转换器303增加/减少电流讯号I以控制增益来确保锁相回路电路200的阻尼系数不会随着时钟倍数N的改变而随之改变，进而令阻尼系数处于稳定的状态。另外，由阻尼系数

的比例关系式(1)可得知，N为提供至阻尼控制器电路207的时钟倍数，而IC为经由节点301至回路滤波器105的电流，R与C分别为回路滤波器105中的电阻数值及电容数值，而KV为振荡控制电路201的增益，其定义为每单位回路控制电压VLP讯号频率的变化下(以符号ΔVLP表示)，核心时钟讯号CORECLK频率(F)的变化(以符号ΔF表示)，换句话说，增益KV为核心时钟讯号CORECLK频率(F)的变化ΔF除以回路控制电压VLP讯号频率的变化ΔVLP，可以关系式KV＝ΔF/ΔVLP加以表示。此外，若一电容以并联的方式与串联式电阻一电容滤波器连接时，比例关系式(1)需相对应的修正，但是，仍可利用上述运作方式而使阻尼系数的变化最小化，因此，仍然适用本发明的工作原理。

图4为一坐标图，其绘制核心时钟讯号CORECLK的频率(频率F的单位为GHz)对回路控制电压VLP讯号的电压数值(单位为伏特V)的模拟结果400，并以离散的增益KV数值(例如范围由1至n，或者由KV1至KVn)作为绘制图4的变量。其中，此仿真是假设回路电路200运作于介于频率400MHz至4GHz之间，并且处于所规范的回路滤波器的一电压范围内(所规范的范围介于0.25V至0.75V)。其中，离散的增益KV数值是由电流控制振荡器305所提供的离散的电流I数值所决定。然而，现有锁相回路(例如锁相回路100)中震荡电路107的增益无法依据定时钟倍数值N的不同而随之调变。因此，锁相回路100的特性仅由单一增益曲线来决定(例如增益变量为KVn-KV1其中之一而产生的增益曲线)。其中，一特定曲线KV的斜率为增益KV。而且由关系式1可得知，增益KV可以用来决定每一个时钟倍数值N数值下相对应的阻尼系数 。而在现有锁相回路100中，当时钟倍数N改变时，于关系式1中的KV，R，C是固定的，因此，阻尼系数

将会随着时钟倍数N的改变而变动。相较于现有锁相回路100，在本发明的锁相回路200中，当时钟倍数N改变时，可通过频率选通脉冲FSTR总线来指示可变电压至电流转换器303去增加/减少电流讯号I输出至中多个震荡器单元以稳定阻尼系数。换言之，电流I的改变将导致增益KV改变以补偿因时钟倍数N变化所造成的阻尼系数

不稳定的状况，进而使阻尼系数

相对地较为固定(稳定)。

举个例子，并同时参照图4所示，若锁相回路100的震荡电路107具有一增益曲线401(增益数值为KV8)，而锁相回路100操作于图4中的一点403，此时，回路控制电压VLP的电压数值设定为0.5伏特，而核心时钟讯号CORECLK的频率数值大约是2.08GHz。其中，假设锁相回路100的回路控制讯号LC即为回路控制电压VLP，而当时钟倍数N的数值改变至另一新的数值，而对应地将核心时钟讯号CORECLK的频率数值改变至一新的频率数值2.75GHz，此时，锁相回路100对应操作于图4中沿着曲线401的另一点405，而回路控制电压VLP的电压数值为0.92伏特。由上可知，更详细来说，当时钟倍数值N增加时，除法电路109使第二时钟讯号REFCLK的频率降低，此时，相位/频率检测器101利用上升/下降的误差讯号UP/DN以后续将第二时钟讯号REFCLK的频率回复至与第一时钟讯号BUSCLK的频率相同的状态。而充电泵103及回路滤波器105藉由增加回路控制电压VLP(直到0.92V)以使核心时钟讯号CORECLK的频率改变至一新的频率(2.75GHz)。而锁相回路电路100的整个控制回路必须使核心时钟讯号CORECLK的频率达到新的频率。而在整个过程中，值得注意的是，因为阻尼系数 为(1/N)开平方的函数，所以，随着时钟倍数N的增加，阻尼系数

将降低。不仅增加了抖动量也降低了频谱纯度。进而使现有的锁相回路电路100的响应时间增加，且工作效率降低。

相比较之下，在本发明中，若锁相回路200的增益控制振荡电路201具有所有的增益曲线(如增益数值KVn-KV1)，且锁相回路200初始运作于图4中沿着曲线401的点403，此时，回路控制电压VLP的电压数值设定为0.5伏特，而核心时钟讯号CORECLK的频率数值大约是2.08GHz。并假设锁相回路200的回路控制讯号LC为回路控制电压VLP，此时，选取适当的增益曲线以维持回路控制电压VLP在一中间水平(mid-range level)(本实施例意指维持在0.5V)，导致当时钟倍数值N改变时，回路控制电压VLP为相对地固定。其中，当时钟倍数值N的数值改变至另一新的数值，而将脉讯号CORECLK的频率数值改变至一新对应的频率数值2.75GHz，此时，阻尼控制器电路207调整增益控讯号GC(频率选通脉冲FSTR的新数值)，而增益控制振荡电路201依据调整后的增益控讯号GC而使锁相回路200运作于图4中的另一曲线407(如增益数值KVn)，而将回路控制电压VLP维持在约为0.5伏特的中间数值。因此，锁相回路200运作于图4中沿着曲线407的点409。由上可知，详细来说，起初，当时钟倍数值N增加时，除法电路109则开始降低第二时钟讯号REFCLK的频率，然而，当振荡电路205将核心时钟讯号CORECLK调整至新的频率数值(2.75GHz)之后，可变电压/电流转换器电路203依据增益控制讯号GC数值的改变而调整电流讯号I以使阻尼系数 大体上维持不变(现有锁相回路100中，阻尼系数 会改变)。如图3所示，在本实施例中，阻尼控制器电路207可以适当地调整频率选通脉冲FSTR的数值以使可变电压至电流转换器303将电流讯号I维持不变。此时，由于增益KV适当的变化以补偿时钟倍数值N改变所造成的影响，因此阻尼系数

仍然维持不变(稳定)，不仅降低了抖动量，也相对地提升频谱纯度，进而使本发明所提供的锁像回路于集成电路或电子装置中运作时，与现有技术相较，其不仅降低响应时间，而且提升工作效率。

图5为一流程图，其显示本发明较佳实施例的最佳化锁相回路中阻尼系数的方法。其中步骤501、503、505、511与现有的锁相回路相似。在步骤501中，比较多个第一讯号及多个第二讯号的相位与频率，并提供一相对应的误差讯号。于前述实施例中，第一讯号为一总线时钟、外部时钟或类似的讯号，而第二讯号为一回馈时钟或参考时钟，其是由锁相回路中控制回路的一分频器所回馈产生的。另外，误差讯号为一上升/下降讯号。接着，在步骤503中，转换误差讯号为一充电讯号。一般来说，锁相回路电路是利用一充电泵或类似的组件以转换误差讯号为充电讯号。然后，在步骤505中，将充电讯号过滤为一回路控制讯号。而回路控制讯号可以以任何适当的形式呈现，例如现有技术中常以电流或电压的形式作为回路控制讯号。在本实施例中，充电讯号是以电流形式呈现，并输入至一电阻-电容滤波器以产生一回路控制电压或其它现有技术所知道类似的讯号等。此时，在步骤507中，转换时钟倍数值为一增益控制数值，其依据时钟倍数值的改变而将锁相回路中阻尼系数的变化最小化。然后，在步骤509中，依据一增益数值而转换回路控制讯号为一第三时钟讯号，其中增益数值由增益控制数值决定。而本实施例中，由一可变震荡电路或其它类似的电路而将回路控制讯号转换为第三时钟讯号，其中，可变震荡电路可以为一电流控制震荡器或一电压控制震荡器。最后，在步骤511中，将第三时钟讯号的频率数值除以时钟倍数值以提供一第二时钟讯号，并返回步骤501及步骤507。

步骤507可与步骤501-505中的任意至少一个流程同时执行，但是在这个实施例中并不必要同时执行。另外，在一个集成电路的实施例中，一检测器比较一输入总线时钟与一参考时钟的频率/相位，此时，一系数逻辑电路将一外部的时钟倍数转换成一增益控制数值。其中，时钟倍数转与增益控制数值之间的转换关系可依据震荡器电路的组态及特性与回路控制讯号的设定及范围来变动。回路控制讯号表示由检测器所输出的误差讯号及第三时钟讯号之间的转换关系，并控制第三时钟讯号的频率以使误差最小化。在本实施例中，选择特定回路控制讯号的数值(例如中间水平数值)。此时，针对每个不同数值的时钟倍数值N，阻尼控制器调整增益控制数值以维持回路控制讯号的数值约略不变。而增益控制数值可以由实验或其它的方式决定，并储存于阻尼控制器中。例如，于每个不同时钟倍数值N下，找出一合适的增益控制数值，以使阻尼系数不改变，并可将时钟倍数值N与增益控制数值做成一对照表而储存于阻尼控制器中。此时，阻尼控制器便可利用比对对照表或其它适合的方式来产生增益控制数值。

图6为更详细的方块示意图，其显示一阻尼系数变异装置600，其中，阻尼系数变异装置600用以执行增益控制震荡电路201，并包含一偏压控制器601，其接收回路控制讯号(回路滤波电压VLP讯号)，并产生两个偏压讯号VLC、VCH。其中，回路控制讯号可以以任何适当的形式呈现，而以电压形式呈现的回路滤波电压讯号VLP只是一种实施态样。在本实施例中，偏压讯号VLC、VCH用以对一P信道阵列603外加偏压，其中，P信道阵列603整体形成一增益控制电路以配合电流控制震荡器单元605。而P信道阵列603包含M+2个P信道装置PB，P0.3：PM.3及另外M+2个P信道装置PA，P0.2：PM.2。其中，M为一大于零的整数。此时，偏压控制器将所产生的偏压讯号VCL分配至M+2个P信道装置PB，P0.3：PM.3的栅极(gate)，并将所产生的偏压讯号VCH分配至M+2个P信道装置PA，P0.2：PM.2的栅极(gate)。

P信道装置PA，P0.2：PM.2中的每一个漏极与P信道装置PB，P0.3：PM.3中相对应的源极电耦合，因此，P信道装置PA，P0.2：PM.2与P信道装置PB，P0.3：PM.3中对应的组合为串联。P信道装置PB，P0.3：PM.3中所有的源极电耦合至一节点VPD，其中，节点VPD与一个或更多个电流控制震荡器单元605的输入端电耦合。电流控制震荡器单元605共同执行电流控制振荡器305的功能，并具有一输出端以提供核心时钟讯号CORECLK。P信道装置PA中的源极与一电源供应器VDD电耦合。P信道装置P0.1中的漏极与P信道装置P0.2中的源极电耦合。而P信道装置PM.1中的漏极与P信道装置PM.2中的源极电耦合，其余以此类推，在此容不赘述。而每个P信道装置P0.1：PM.1中的源极与电源供应器VDD电耦合。另外，频率选通脉冲FSTR总线包含M+1个频率选通脉冲FSTR0：FSTRM讯号，其中，频率选通脉冲FSTR0讯号提供至P信道装置P0.1的栅极，且频率选通脉冲讯号FSTRM提供至P信道装置PM.1的栅极，其余以此类推，在此不再赘述。P信道装置将电流讯号I经由节点VPD提供至电流控制震荡器单元605。

P信道阵列603组成多组“P通道脚”PA：PB，Px.1：Px.3。其中，代号x的数值范围为介于0-M之间的整数。若全部电流I经由节点VPD至电流控制震荡器单元单元605，每个P通道脚形成各自的电流源，其供应一部份的电流I。一般来说，第一组P通道脚PA：PB所形成的电流源于大部份状况下处于致能(enable)状态，而剩下M+1组P通道脚所形成的电流源如同为一致能装置(enable device)，其是依据所提供的频率选通脉冲FSTR讯号，以致能相对应的电流源。而频率选通脉冲FSTR总线可为一(M+1)位的总线，其包含频率选通脉冲FSTR[M：0]个讯号。频率选通脉冲FSTR[M：0]个讯号共同形成一数字数值，其中，频率选通脉冲FSTR[M：0]个讯号中的每一个讯号都为一个致能位(enable bit)以对应于每一个电流源。频率选通脉冲FSTR0的致能位选择性地致能第二组P通道脚P0.1：P0.2中的P信道装置P0.1，以形成第二电流源。而频率选通脉冲FSTR1的致能位可选择性地致能第三组P通道脚P1.1：P1.2中的P信道装置P1.1，以形成第三电流源，以此类推，所以，频率选通脉冲FSTRM的致能位可选择性地致能第M+1组P通道脚PM.1：PM.2中的P信道装置PM.1，以形成最后一个电流源。如上所述，当频率选通脉冲FSTR1的位为高或者逻辑(1)时，频率选通脉冲FSTR1的位将不致能相对应的电流源，反之，当频率选通脉冲FSTR1的位为低或者逻辑(0)时，频率选通脉冲FSTR1的位将致能相对应的电流源。偏压讯号VCL，VCH调整每组P信道脚中P信道脚PA，PB，PM.1：PM.2的活化门坎(阈值)。由上述可知，回路滤波电压VLP讯号的电压较高时，每组P信道脚中的P信道装置Px.2：Px.3被启动的个数也相对增加，使由已活化的P通道脚中开启更多的电流源。由于，已活化的P通道脚的数量将决定震荡增益，因此P信道阵列603的功能就如同控制震荡器增益的增益控制电路。

偏压讯号VCL及VCH直接地决定由P信道阵列603经由节点VOD输入至电流控制震荡器单元605的电流量，也就是说，在给定频率选通脉冲FSTR总线的数值下，电流量为回路滤波电压VLP讯号数值的函数。一般来说，现有锁相回路100只具有与P信道装置PA和PB类似的装置，其是在一预先决定的增益数值下运作，并藉由回路滤波电压VLP讯号的控制以提供电流。此外，在阻尼系数变异装置600中，偏压讯号VCL及VCH对于P信道阵列603的作用可由P信道装置P0.1：PM.1来调整，其中，P信道装置P0.1：PM.1分别以串联的方式与P信道装置P0.2：PM.2电耦合，并由频率选通脉冲FSTR总线驱动。P信道阵列603依据阻尼控制器207所决定频率选通脉冲FSTR[M：0]个讯号的状态，而选择开启至少一P信道装置P0.1：PM.1，以活化相对应的P通道脚，此时，P通道脚产生额外的电流量至电流控制震荡器单元605以增加震荡器201的增益KV。另外，值得注意的是，频率选通脉冲FSTR[M：0]各个讯号的状态根据时钟倍数值N而决定，以作为后续提供震荡增益KV的依据，进而维持震荡器201的阻尼系数 的稳定(否则，若无上述设计，阻尼系数 便会随着时钟倍数值N的改变而改变)。

在本发明的一实施例中，P信道装置PA，PB，P0.1：PM.1，P0.2：PM.2中每个都有相同的宽度，此时，若P信道阵列603牛任意一组P通道脚Px.1：Px.3启动时，所产生提供至电流控制震荡器单元605的额外的电流量是与P信道装置PA：PB所提供至电流控制震荡器单元605的电流量相等。因此，启动一组P通道脚，单元605获得两倍的电流量。若启动四组P通道脚，单元605获得四倍的电流量。在本实施例中，M的数值设定为3。另外，在本发明的另一实施例中，在P信道阵列603中特定一组P通道脚所包含的P信道装置的宽度为前一组P通道脚所包含的P信道装置的宽度的两倍，以提供二进制权重的方式来调整电流。换句话说，P信道装置P2.1：P2.3的宽度为P信道装置P1.1：P1.3的宽度的两倍(产生两倍的电流量)，且P信道装置P1.1：P1.3的宽度为P信道装置P0.1：P0.3的宽度的两倍以此类推。因此，P信道阵列603依据频率选通脉冲FSTR[M：0]个讯号而提供2^M+1个层次的电流密集度(current granularity)至电流控制震荡器单元605。例如，若M的数值为5时，P信道阵列603依据频率选通脉冲FSTR[M：0]个讯号而提供32个层次的电流密集度以控制增益控制振荡电路的阻尼系数。在本实施例中，利用增加两倍宽度的方法，而使特定一组P通道脚所产生的电流量为前一组P通道脚所产生电流量两倍，当然，亦可运用其它的方法，在此不再赘述。

须适当地设计P信道装置PA及P信道装置PB的尺寸以提供一电流经过节点VPD至电流控制震荡器单元605，并于所选定的频率范围内操作致能电流控制震荡器单元605。在现有锁相回路的设计中，P信道装置PA及P信道装置PB设计在一特定适当的增益以于所预期可能发生的时钟倍数N中而却必须适用于整个频率范围。另外，由于对于每个时钟倍数N来说，增益为固定的，因此，震荡器的阻尼系数 是依据时钟倍数N的改变而变动，进而导致现有锁相回路的频谱纯度不佳。再请参照图4所示，举例来说，在现有的锁相回路设计中，由于增益为固定的，因此，现有锁相回路的增益曲线亦为固定，换句话说，现有锁相回路只能操作于图4中固定的某个曲线(例如为KVn或者更大的)，而却必须适用于所预期可能发生的时钟倍数N中的整个频率范围。相对地，在本发明的至少一实施例中，P信道装置PA及P信道装置PB设计于最小(或较小)的时钟倍数N下，提供一最小增益以适用于一个或多个较小的时钟倍数N，其中，增益对应至一适当的回路控制电压VLP数值(例如为上述实施例中的0.5V)。另外，再请参照图4所示，例如，本发明容许多重增益曲线，其中，P信道装置PA及P信道装置PB针对适当的增益曲线进行设计以适用于最小的时钟倍数N。

上述实施例所提到的电流控制震荡器单元605接收由P信道阵列603所输出的电流，其中，P信道阵列603依据频率选通脉冲FSTR[M：0]个讯号及回路滤波电压VLP讯号而产生电流。此外，可以N信道装置取代P信道阵列603中的P信道装置而形成一N信道阵列(图中未示)，其分别与电流控制震荡器单元605以及接地点电耦合，而单元605与电源供应器VDD电耦合。偏压控制器601提供适当电压的偏压讯号VCH及VCL。当然，亦可将一电压控制震荡器单元(图中未示)设计于信道阵列中而提供不同的电压阶层以控制震荡增益及频率。

图7为一简化的方块图，其显示本发明较佳实施例的锁相回路电路700，其包含增益补偿逻辑电路701以修正一锁相回路阻尼系数。锁相回路电路700与锁相回路电路200类似，其中，类似功能的组件将以相同的参照符号加以说明。增益控制振荡电路201可以任何适当的方式运作，如图2或图3中所示的运作方式。如前所述，阻尼控制器电路207可藉由程序控制以提供增益控制数值(例如通过频率选通脉冲FSTR[M：0]个讯号)以控制增益控制振荡电路201的增益数值，使阻尼系数

最小化。当于一集成电路上执行锁相回路电路时，未预料到的或其它未察觉的制造引发的效应将影响增益控制装置，导致无法达到最佳化的频谱纯度。增益补偿逻辑电路701的功用就如同一修正装置以修正上述的制造引发的效应。增益补偿逻辑电路701通过一总线INC[M：0]及一讯号DEC#，而与阻尼控制器电路207电耦合(或者并入阻尼控制器电路207中)，其中，增益补偿逻辑电路701依据总线INC[M：0]及讯号DEC#，且通过增益控制讯号GC以调整震荡增益。更多具体的组态设定已显示于图3中，频率选通脉冲FSTR总线包含频率选通脉冲FSTR[M：0]个讯号，其可依据总线INC[M：0]及讯号DEC#讯号而作调整。一般来说，总线INc、STR的操作，需具有相同数量的位讯号，但是总线INC可以依据实际需求而有不同数量的位讯号(例如为较少数量的位讯号)。在一集成电路的实施例中，增益补偿逻辑电路701的操作就如同一熔丝阵列(fuse array)或其它于集成电路中的组件，例如为机器相关的寄存器(machine specificregister)或其它类似的组件，因此，增益补偿逻辑电路701可修正制造后的效应以提供INC[M：0]的数值及DEC#的状态至阻尼控制器207作为后续调整增益控制数值用。

在本发明的一实施例中，一宣告状态(asserted state)下的DEC#(或者宣告逻辑为1)指示阻尼控制器207以将一初始数值加上由增益补偿逻辑电路701所提供的INC[M：0]数值以决定频率选通脉冲FSTR的数值，换句话说，频率选通脉冲FSTR的数值为一可变数值，并由可变电压至电流转换器303所接收，其中，频率选通脉冲FSTR的可变量值大于频率选通脉冲FSTR的初始数值。反之，若DEC#为无宣告状态(逻辑为0)，阻尼控制器207将一初始数值减掉INC[M：0]的数值以决定频率选通脉冲FSTR的数值，换句话说，频率选通脉冲FSTR的数值为一可变数值，并由可变电压至电流转换器303所接收，其中，频率选通脉冲FSTR的可变量值小于频率选通脉冲FSTR的初始数值。当然，这样的调整并非必要，换句话说，INC[M：0]的数值可以为0，且DEC#也可不存在。

在本发明的一实施例中，阻尼控制器207可直接地将一初始数值减掉或者加上INC[M：0]的数值以决定频率选通脉冲FSTR的数值。图8为一方块示意图，其显示阻尼控制器207的一第一个实施例，其中，阻尼控制器207直接地将频率选通脉冲FSTR的数值加上或者减掉INC[M：0]的数值。其中，时钟倍数值N提供至一对照表801的一输入端。而对照表801输出一未修正数值的频率选通脉冲FSTR，以UFSTR[M：0]数值表示，例如，时钟倍数值N就如同为一索引值、地址数值或其它类似的数值以用于对照表801，其撷取且提供储存在地址中UFSTR[M：0]数值。UFSTR[M：0]数值提供至一加法器的输入端，而加法器803具有其它的输入端，其与一反运算逻辑电路805的一输出端耦合。反运算逻辑电路805的输出端接收INC[M：0]数值，并依据DEC#的状态而选择性的将INC[M：0]的数值执行反运算(例如加上负号)输出或者直接输出INC[M：0]的数值。其中，反运算的方式可以依据实际状况而有不同的型态，如2的补码或其已知的型态，在此不再赘述。加法器803将UFSTR[M：0]的数值加上反运算逻辑805所输出的数值，以决定阻尼控制器207所输出频率选通脉冲FSTR[M：0]的数值。

图9为一方块示意图，其显示阻尼控制器207的第二个实施例，其中，阻尼控制器207直接地加上或减掉INC[M：0]的数值。图9中与图8类似功能的组件将以相同的参照符号加以说明。其中，由对照表801所产生UFSTR[M：0]数值分别提供至加法器803的输入端及减法器901输入端，且INC[M：0]的数值分别提供至加法器803的另一输入端及减法器901的另一输入端。而加法器803将UFSTR[M：0]的数值加上INC[M：0]的数值，并输出一第一PFSTR[M：0]的数值，另外，减法器901将UFSTR[M：0]的数值减掉INC[M：0]的数值，并输出一第二NFSTR[M：0]的数值。其中，第一PFSTR[M：0]的数值及第二NFSTR[M：0]的数值分别提供至双输入端的多任务器903(或者其它类似的选择逻辑电路)，而多任务器903的一选择输入端接收DEC#讯号。此时，多任务器903依据DEC#3乳号而选择输出第一PFSTR[M：0]的数值或第二NFSTR[M：0]的数值以作为频率选通脉冲FSTR[M：0]的数值。

除了上述的方式之外，在另一个实施例中(图中未示)，INC[M：0]的数值可指定一些位以将频率选通脉冲FSTR的一初始数值作右偏移以获得一偏移数值(offset value)，其中，依据DEC#讯号的状态，而选择性的将频率选通脉冲FSTR初始数值加上或减去偏移数值，上述偏移数值可为频率选通脉冲FSTR初始数值的百分比例。例如，若INC[M：0]的数值为2时，将频率选通脉冲FSTR的数值右偏移两次以获得一偏移数值，其中偏移数值为频率选通脉冲FSTR初始数值的25％(或者更少)，然后再将偏移数值与频率选通脉冲FSTR初始数值结合。

图10为一流程图，其显示本发明较佳实施例的使用增益补偿逻辑电路701以转换时钟倍数值N至一增益控制数值的方法。流程图包含步骤1001以及1003以对图5的步骤507作更详细的说明。在步骤1001中，时钟倍数值N转换成一初始增益控制数值。这个步骤大体上与步骤507类似，除此之外，由于未预料到的或其它未察觉的制造引发的效应的因素，使得初始增益控制数值并不真正适用。接着，在步骤1003中，初始增益控制数值与一偏移值结合以获得一最终增益控制数值。而在步骤509中，上述最终控制数值用以设定震荡电路的增益。承上所述，偏移数值可直接地由INC[M：0]推导出来，或者，偏移数值可间接地由INC[M：0]得知。例如，INC[M：0]数值决定产生一偏移数值所需转换初始增益控制数值的次数，在本实施例中，依据DEC#讯号，而将初始增益控制数值加上或减去偏移数值。

本发明几个不复杂的实施例假设充电泵电流IC以及回路滤波器105中的电阻R及电容C组件的性能固定，但值得注意的是，本发明亦可包含动态地调整充电泵电流IC、电阻R及电容C数值的实施例，就如同调整增益KV，以维持阻尼系数

的稳定。在本实施例中，可模拟n个震荡增益曲线KVn：KV1与频率选通脉冲FSTR总线的n个数值的函数关系(针对所要求的的操作频率范围内)或者可模拟n个震荡增益曲线KVn：KV1与回路滤波器电压的函数关系(针对所要求的回路滤波器电压范围内)。此时，阻尼控制器207可设计为针对每个数值N而产生对应地频率选通脉冲FSTR离散数值，而与震荡器电路201的增益KV配合，进而使阻尼系数 固定不变。另外，在本实施例中，可通过选择适当的频率选通脉冲FSTR数值而使阻尼系数维持在约0.707，当然亦可依据实际的状况而是0.707以外的数值，在此不再赘述。再者，在本实施例中，可通过选择上述频率选通脉冲FSTR数值，而使回路滤波器电压VLP维持在一中间水平(例如0.5V)。

承上所述，依据本发明实施例的锁相回路阻尼系数修正装置具有许多的优点，其中，改变一个优点是，在介于核心(输出或内部)时钟及总线(输入或外部)时钟之间，随着时钟倍数的变动，阻尼系数大体上为常数(最小化)，换句话说，锁相回路中恼人的抖动可以被有效地控制及最小化。另一个优点是，由于阻尼系数可以最小化，进而使内部核心时钟讯号的频谱纯度提升，因此，在管线式装置中，可以加大管线式平台之间运作的工作量(提升工作效率)。另外，如果必要的话，可以进一步地通过增益补偿逻辑电路以改善于芯片上锁相回路因制造引发的效应及其它异常的影响，进而提升频谱纯度。

虽然已经详细披露了本发明的较佳的实施方式，但其仅为示例性的说明，而非为限制性的说明。例如P信道阵列的操作可以换成使用N信道阵列来实现，其分别与电流控制震荡器单元605以及接地点电耦合来达到同样的功效。本领域的技术人员利用本发明技术特征或概念所衍生出来的变化态样，均应包含于本发明的权利要求中。

Claims (18)

1、一种用于一锁相回路电路的阻尼系数修正装置，该锁相回路电路提供一回路控制讯号以表示介于一第一时钟讯号及一第二时钟讯号之间的一误差，并用以产生一第三时钟讯号，其中该第三时钟讯号的频率为该第二时钟讯号的频率与一时钟倍数的乘积，该阻尼系数修正装置包含：

一增益控制震荡电路，其具有一控制输入端、一增益控制输入端及一输出端，该控制输入端接收该回路控制讯号，该输出端提供该第三时钟讯号；

一阻尼控制器，其具有一输入端及一输出端，该输入端用以接收该时钟倍数，该输出端提供一增益控制讯号至该增益控制震荡电路的该增益控制输入端，该阻尼控制器依据该时钟倍数的变化而调整该增益控制震荡电路的增益；以及

一增益补偿逻辑电路，其调整该增益控制讯号。

2、如权利要求1所述的阻尼系数修正装置，其中该增益补偿逻辑电路提供一偏移数值，该阻尼控制器提供一初始增益控制数值用以对应多个时钟倍数数值中的每一个，并结合该初始增益控制数值及该偏移数值以提供该增益控制讯号。

3、如权利要求2所述的阻尼系数修正装置，其中该阻尼控制器包含一对照表。

4、如权利要求2所述的阻尼系数修正装置，其中该增益控制震荡电路包含：

一电流控制震荡电路，其具有一电流控制输入端及一输出端以提供该第三时钟讯号；以及

一增益控制电路，其具有一第一输入端、一第二输入端及一输出端，该第一输入端接收该回路控制讯号，该第二输入端接收该增益控制讯号，该输出端提供一电流控制讯号至该电流控制震荡器的该电流控制输入端，

其中，该增益控制电路根据由该增益控制讯号所决定的一增益，针对于该回路控制讯号而改变该电流控制讯号。

5、如权利要求4所述的阻尼系数修正装置，其中该电流产生器包含具有相互平行的多组P信道脚的一P信道阵列，该每个P通道脚依据该增益控制讯号选择性地致能至少一偏压控制讯号以供应电流。

6、如权利要求1所述的阻尼系数修正装置，其中该增益补偿逻辑电路包含下列部件之一及其任意组合：

一熔丝阵列；以及

一寄存器。

7、一种具阻尼系数修正装置的锁相回路电路，包含：

一检测器，其比较一第一时钟讯号及一第二时钟讯号，并提供一误差讯号；

一充电泵，其具有一输入端及一输出端，该输入端接收该误差讯号，该输出端提供一脉冲讯号以表示该误差讯号；

一滤波电路，其与该充电泵电耦合以转换该脉冲讯号成一回路控制讯号；

一分频器，其具有一第一输入端、一第二输入端及一输出端，该第一输入端接收一第三时钟讯号，该第二输入端接收一时钟倍数，该输出端提供该第二时钟讯号，该第二时钟讯号的频率为该第三时钟讯号的频率除以该时钟倍数；

一阻尼控制器，其具有一输入端及一输出端，该输入端接收该时钟倍数，其中该阻尼控制器转换该时钟倍数成一第一增益控制数值并结合一偏移数值及该第一增益控制数值以提供一第二增益控制数值；

一震荡电路，其具有一第一输入端、一第二输入端及一输出端，该第一输入端接收该回路控制讯号，该第二输入端接收该第二增益控制数值，该输出端提供一第三时钟讯号，其中该第二增益控制数值用以调整该震荡电路的一增益；以及

一增益补偿逻辑电路，其提供该偏移数值。

8、如权利要求7所述的具阻尼系数修正装置的锁相回路电路，其中该第一增益控制数值、该第二增益控制数值及该偏移数值中分别包含至少一数字数值，该阻尼控制器包含一数字结合器以结合该第一增益控制数值及该偏移数值。

9、如权利要求8所述的具阻尼系数修正装置的锁相回路电路，其中该震荡电路包含：

一电流控制震荡器，其具有一电流控制输入端及一输出端，该输出端提供该第三时钟讯号；以及

多个电流源，每一个电流源具有一输出端及一致能输入端，该输出端与该电流控制震荡器的该电流控制输入端电耦合，该致能输入端接收该第二增益控制数值的一对应的位。

10、如权利要求7所述的具阻尼系数修正装置的锁相回路电路，其中该增益补偿逻辑电路包含一熔丝阵列。

11、一种集成电路，包含：

一第一脚位，其接收具有一第一频率的一外部时钟讯号；

一第二脚位，其用以接收一时钟倍数；

一集成锁相回路电路，其具有一第一输入端、一第二输入端及一可调式震荡器，该第一输入端与该第一脚位电耦合以接收该外部时钟讯号，该第二输入端与该第二脚位电耦合以接收该时钟倍数，该可调式震荡器具有一输出端，该输出端提供具有一第二频率的一核心时钟讯号，该第二频率等于该第一频率与该时钟倍数的乘积，其中该可调式震荡器包含：

一阻尼控制器，其具有一输入端及一输出端，该输入端接收该时钟倍数，该输出端提供一增益讯号；及

一震荡电路，其具有一输入端及一输出端，该输入端接收该增益讯号该输出端提供该核心时钟讯号，

其中该增益讯号控制该震荡器电路的一增益以于该集成锁相回路电路中，维持一固定的阻尼系数；以及

一集成程序控制增益补偿区块，其提供一增量数值，该阻尼控制器利用该增量数值以调该增益讯号。

12、如权利要求11所述的集成电路，其中该阻尼控制器结合该增量数值与该增益讯号。

13、如权利要求11所述的集成电路，其中该集成程序控制增益补偿区块包含下列部件之一及其任意组合：

一熔丝阵列；以及

一寄存器。

14、一种修正一锁相回路中的一阻尼系数的方法，该锁相回路控制一震荡器以提供一第二时钟讯号，该第二时钟讯号的频率为一第一时钟讯号的频率的一倍数，其中该阻尼系数包含该震荡器增益除以该倍数的一函数，修正该锁相回路中该阻尼系数的方法包含：

转换该倍数为一第一增益控制数值；

结合该第一增益控制数值与一偏移数值以提供一第二增益控制数值；以及

调整该震荡器的该增益，该震荡器使用该第二增益控制数值以减少该阻尼系数的改变。

15、如权利要求14所述的修正该锁相回路中的该阻尼系数的方法，其中结合该第一增益控制数值与该偏移数值的步骤包含下列步骤之一：

将该第一增益控制数值加上该偏移数值；以及

将该第一增益控制数值减掉该偏移数值。

16、如权利要求14所述的修正该锁相回路中的该阻尼系数的方法，其中结合该第一增益控制数值与该偏移数值的步骤包含：

依据该偏移数值，决定该第一增益控制数值的一部分；以及

下列步骤之一：

将该第一增益控制数值加上该部分；以及

将该第一增益控制数值减掉该部分。

17、如权利要求16所述的修正该锁相回路中的该阻尼系数的方法，其中决定该第一增益控制数值的一部分的步骤包含：

依据偏移数值所决定的一些位而将一数字数字向右偏移这些位所决定的位数。

18、如权利要求14所述的修正该锁相回路中的该阻尼系数的方法，还包含下列步骤之一及其任意组合：

藉由熔断至少一熔丝以程序控制该偏移数值；以及

藉由程序控制一寄存器以程序控制该偏移数值。

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