CN1881797B

CN1881797B - 同步电路和方法

Info

Publication number: CN1881797B
Application number: CN2006100936549A
Authority: CN
Inventors: 禹宰赫; 李再九
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 2005-06-14
Filing date: 2006-06-14
Publication date: 2010-12-15
Anticipated expiration: 2026-06-14
Also published as: JP5106790B2; US20060279348A1; KR100734263B1; CN1881797A; JP2006352857A; TWI318530B; KR20060130440A; US7468621B2; TW200644553A

Abstract

提供了一种在不考虑处理参数变化或所施加的电源电压的情况下产生具有不同电压和基本同相位的多个电平移动信号的同步电路和方法。同步电路包括：第一电平移动单元，其接收具有第一摆动电压的输入基准信号并产生具有第二摆动电压的第一电平变化信号和具有第三摆动电压的第二电平变化信号；以及同步单元，用于通过使所述第一电平变化信号与所述第二电平变化信号同步来产生第一和第二输出信号。

Description

同步电路和方法

技术领域

本发明涉及一种同步电路和方法，特别涉及一种在不考虑电路制造处理的变化和施加到电平移动器的电源的情况下用于两个电平移动器的输出信号相位同步的同步电路及方法。

背景技术

图1示意性示出了根据基准信号CLK_in产生第一和第二电平移动信号CLK_out1和CLK_out2的传统电路100。参看图1，电路100包括缓冲器110和电平移动块120。缓冲器110提高基准信号CLK_in的驱动能力并输出基准信号CLK_in。第二电源电压VDD和第三电源电压VSS被施加到缓冲器110。因此，缓冲器110输出信号在其间摆动的最大和最小电压是所述第二和第三电源电压VDD和VSS。

电平移动块120包括两个电平移动器121和122。第一电平移动器121接收缓冲器110的输出信号并产生在第一电源电压VGH和第三电源电压VSS之间摆动的第一电平移动信号CLK_out1。第一电源电压VGH高于第二电源电压VDD。

第二电平移动器122接收缓冲器110的输出信号并产生在第二电源电压VDD和第四电源电压VGL之间摆动的第二电平移动信号CLK_out2。第四电源电压VGL低于第三电源电压VSS。

图2示出了第一电平移动器121的电路，图3示出了第二电平移动器122的电路。图2和3分别示出的第一和第二电平移动电路121和122包括多个NMOS晶体管和PMOS晶体管。NMOS晶体管和PMOS晶体管的通/断行为是由它们的阈值电压控制的。所述阈值电压可以根据电路制造工艺的变化而改变。阈值电压的变化改变所述电平移动器的电特性。特别是，可以增加从电平移动器121和122输出的第一和第二电平移动信号相对于电平移动器121和122的输入信号的延迟和偏移电压。所述第一和第二电平移动器121和122已经被广泛地使用，因此，省略对它们的进一步的解释。

图4示出了用于产生图1所示的电平移动信号的电路100的输入和输出信号的波形图。参看图4，基准信号CLK_in的摆动电压是V1，第一电平移动信号CLK_out1的摆动电压是V2，和第二电平移动信号CLK_out2的摆动电压是V3。摆动电压V1对应于第二电源电压VDD和第三电源电压BSS之间的差。摆动电压V2对应于第一电源电压VGH和第三电源电压VSS之间的差。摆动电压V3对应于第二电源电压VDD和第四电源电压VGL之间的差。因此，摆动电压V1、V2和V3处于不同的电压。

使用基准信号CLK_in产生的第一电平移动信号CLK_out1的延迟d11不同于使用基准信号CLK_in产生的第二电平移动信号CLK_out2的延迟d12。

由于不同的电源电压被施加到缓冲器110以及第一和第二电平移动器121和122，所以，各摆动电压V1、V2和V3是互不相同的。此外，由于第一和第二电平移动器121和122的不同内部电路、第一和第二电平移动器121和122的布局位置以及处理参数的变化，延迟d11不同于延迟d12。处理参数的变化是PMOS晶体管和NMOS晶体管处理变化的结果。阈值电压的变化变成第一电平移动信号CLK_out1的延迟d11和第二电平移动信号CLK_out2的延迟d12之间差的首要原因。

在假设第一和第二电平移动信号CLK_out1和CLK_out2具有不同电压和相同相位的基础上，使用图1所示电路的***使用从所述电路输出的第一和第二电平移动信号CLK_out1和CLK_out2。但是，由于前述的相位失谐，所述***的操作可能是不稳定的。

发明内容

根据本发明的一个范例性实施例，提供了一种同步电路，包括：第一电平移动(level-shifting)单元，用于接收具有第一摆动电压的输入基准信号并产生具有第二摆动电压的第一电平变化信号和具有第三摆动电压的第二电平变化信号；和同步单元，用于通过使所述第一电平变化信号与所述第二电平变化信号同步产生第一和第二输出信号。

根据本发明的范例性实施例，提供了一种同步电路，包括：第一电平移动单元，用于接收输入基准信号并产生在第二电源电压和第四电源电压之间摆动的第一电平变化信号以及在第一电源电压和第三电源电压之间摆动的第二电平变化信号；和同步单元，用于根据第一和第二电平变化信号产生在所述第一电源电压和第三电源电压之间摆动的第一输出信号以及在所述第二电源电压和第四电源电压之间摆动的第二输出信号，其中，所述第一和第二输出信号具有基本相同的相位。

根据本发明的范例性实施例，提供了一种同步电路。该同步电路包括：第一电平移动单元，用于改变输入基准信号的电平；第二电平移动单元，用于改变该输入基准信号的电平；第三电平移动单元，用于改变所述第二电平移动单元输出信号电平；和第四电平移动单元，用于改变所述第一电平移动单元的输出信号电平，其中，所述第一电平移动单元和所述第三电平移动单元是在基本相同的制造条件下制造的，以及，其中所述第二电平移动单元和第四电平移动单元是在基本相同的制造条件下制造的。

根据本发明的范例性实施例，提供了一种同步电路，包括：第一延迟电路，用于根据输入基准信号输出按第一延迟而延迟的第一延迟信号；第二延迟电路，用于根据所述输入基准信号输出按第二延迟而延迟的第二延迟信号；和同步单元，用于根据所述第一和第二延迟信号产生第一和第二输出信号，其中，所述第一输出信号的相位与所述第二输出信号的相位同步。

根据本发明的范例性实施例，提供了一种同步方法，包括接收在第二电源电压和第三电源电压之间摆动的输入基准信号并产生在该第二电源电压和第四电源电压之间摆动的第一电平变化信号和在第一电源电压和所述第三电源电压之间摆动的第二电平变化信号，并根据所述第一和第二电平变化信号产生在所述第一电源电压和所述第三电源电压之间摆动的第一输出信号以及在所述第二电源电压和所述第四电源电压之间摆动的第二输出信号，所述第一和第二输出信号具有基本相同的相位。

根据本发明的范例性实施例，提供了一种同步方法，包括：根据输入基准信号产生按第一延迟而延迟的第一延迟信号；根据所述输入基准信号产生按第二延迟而延迟的第二延迟信号；和根据所述第一和第二延迟信号产生第一和第二输出信号，其中，所述第一输出信号的相位与所述第二输出信号的相位同步。

附图说明

通过结合附图阅读本发明范例性实施例的描述，本发明对于本领域的普通技术人员来讲将更加明显。

图1的框图示出了根据基准信号产生两个电平移动信号的传统电路；

图2示出了图1所示第一电平移动器的电路；

图3示出了图1所示第二电平移动器的电路；

图4示出了用于产生图1所示的电平移动信号的电路的输入/输出信号的时序图；

图5的框图示出了根据本发明范例性实施例的同步电路；

图6示出了图5所示的缓冲器的等效电路图；

图7示出了根据本发明范例性实施例的使用图5所示同步电路产生第一输出信号的处理；

图8示出了根据本发明范例性实施例的使用图5所示同步电路产生第二输出信号的步骤；

图9的框图示出了图5所示缓冲器和电平移动器的延迟特性；

图10的框图示出了根据本发明范例性实施例的同步电路；

图11示出了在改变构成图1所示电路的晶体管的大小时所测量的第一和第二电平移动信号CLK_out1和CLK_out2的波形；

图12示出了根据本发明范例性实施例的在改变构成图5所示电路的晶体管的大小时测量的第一和第二输出信号CLK_out1和CLK_out2的波形；

图13示出了在改变提供给图1所示电路的4个电源电压时测量的第一和第二电平移动信号CLK_out1和CLK_out2的波形；和

图14示出了在改变施加到图5所示电路的4个电源电压时测量的第一和第二输出信号CLK_out1和CLK_out2的波形。

具体实施方式

下面将参照附图描述本发明的范例性实施例。在整个附图的描述中，相同的附图标记指代相同的元件。

图5的框图示出了根据本发明范例性实施例的同步电路500。参看图5，同步电路500包括第一电平移动单元510和同步单元520。第一电平移动单元510包括第一缓冲器511、第一电平移动器512和第二电平移动器513。

第一缓冲器511缓冲所接收的输入基准信号CLK_in并输出一信号B/S。第二和第三电源电压VDD和VSS分别被施加到第一缓冲器511上。第二电源电压VDD和第三电源电压VSS之间的差是第一摆动电压VSW1。信号B/S在0V和第一摆动电压VSW1之间摆动。

第一电平移动器512在接收信号B/S之后输出第一电平变化信号S11，第一电源电压VGH和第三电源电压VSS被施加到第一电平移动器512。因此，第一电平变化信号S11在第一电源电压VGH和第三电源电压VSS之间摆动。第一电源电压VGH和第三电源电压VSS之间的差是第二摆动电压VSW2。

第二电平移动器513在接收信号B/S之后输出第二电平变化信号S21。第二电源电压VDD和第四电源电压VGL被施加到第二电平移动器513。第二电平变化信号S21在第二电源电压VDD和第四电源电压VGL之间摆动。第二电源电压VDD和第四电源电压VGL之间的差是第三摆动电压VSW3。

同步单元520包括缓冲单元521和第二电平移动单元525。缓冲单元521包括第二缓冲器522和第三缓冲器523。

第二缓冲器522缓冲第一电平变化信号S11并输出第三电平变化信号S12。第二和第三电源电压VDD和VSS被施加到第二缓冲器522。因此，第三电平变化信号S12在第二电源电压VDD和第三电源电压VSS之间摆动。

第三缓冲器523缓冲第二电平变化信号S21并输出第四电平变化信号S22。第二和第三电源电压VDD和VSS被施加到第三缓冲器523，第四电平变化信号在第二电源电压VDD和第三电源电压VSS之间摆动。

在输入信号和输出信号的关系中，第二和第三缓冲器522和523具有基本相同的电特性。图6示出了缓冲器522和523的内部电路，下面将对其进行说明。

第二电平移动单元525包括第三电平移动器526和第四电平移动器527。第三电平移动器526接收第四电平变化信号S22并输出第一输出信号CLK_out1。第一和第三电源电压VGH和VSS被施加到第三电平移动器526。第一输出信号CLK_out1在第一电源电压VGH和第三电源电压VSS之间摆动。

第四电平移动器527接收第三电平变化信号S12并输出第二输出信号CLK_out2。第二和第四电源电压VDD和VGL被施加到第四电平移动器527。第二输出信号CLK_out2在第二电源电压VDD和第四电源电压VGL之间摆动。

图6示出了图5所示缓冲器的等效电路。参看图6，第二和第三缓冲器522和523中的每一个都包括串联的反相器INV1和INV2。第一反相器INV1包括PMOS晶体管P1和NMOS晶体管N1，而第二反相器INV2包括PMOS晶体管P2和NMOS晶体管N2。当第一反相器INV1的PMOS晶体管P1的驱动能力很小时，NMOS晶体管N1的驱动能力很大。而当PMOS晶体管P2的驱动能力很大时，所述NMOS晶体管的驱动能力很小。第一和第二反相器INV1和INV2彼此互补，从而可以适当地控制信号的上升时间和下降时间。

例如在这种情况下，第二电源电压VDD低于第一电源电压VGH，第三电源电压VSS低于第二电源电压VDD，而第四电源电压VGL低于第三电源电压VSS。

图7示出了根据本发明范例性实施例使用图5所示同步电路产生第一输出信号CLK_out1的处理。参看图7，第一方形信号(square signal)是第一缓冲器511的输出信号B/S，该信号在第二电源电压VDD和第三电源电压VSS之间摆动。第二方形信号是从第二电平移动器513输出的第二电平变化信号S21，该信号在第二电平电压VDD和第四电源电压VGL之间摆动。第三方形信号是从第三缓冲器523输出的第四电平变化信号S22，该信号在第二电源电压VDD和第三电源电压VSS之间摆动。第四方形信号是第三电平移动器526的第一输出信号CLK_out1，该信号在第一电源电压VGH和第三电源电压VSS之间摆动。

图8示出了根据本发明范例性实施例的使用图5所示同步电路产生第二输出信号CLK_out2的处理。参看图8，第一方形信号是第一缓冲器511的输出信号B/S，该信号在第二电源电压VDD和第三电源VSS之间摆动。第二方形信号是从第一电平移动器512输出的第一电平变化信号S11，该信号在第一电源电压VGH和第三电源电压VSS之间摆动。第三方形信号是从第二缓冲器522输出的第三电平变化信号S12，该信号在第二电源电压VDD和第三电源电压VSS之间摆动。第四方形信号是第四电平移动器527的第二输出信号CLK_out2，该信号在第二电源电压VDD和第四电源电压VGL之间摆动。

图9的框图示出了图5所示缓冲器和电平移动器的延迟特性。参看图9，图5所示第一电平移动器的延迟是d11，而第二电平移动器513的延迟是d21。第二缓冲器522的延迟是d12和第三缓冲器523的延迟是d22。第三电平移动器526的延迟是d13，以及第四电平移动器527的延迟是d23。第一输出信号OUT1相对于输入信号IN的总延迟Del_out1和第二输出信号OUT2相对输入信号IN的总延迟Del_out2可以分别表示如下：

Del_out1＝d21+d22+d13

Del_out2＝d11+d12+d23

当所述电路以及第一和第三电平移动器512和526的布局彼此相同或近似相同时，延迟d11与延迟d13基本相同。类似地，当所述电路和以及第二和第四电平移动器513和527的布局彼此相同或近似相同时，延迟d21与延迟d23基本相同。当缓冲器522和523彼此相同或基本相同时，延迟d12与延迟d22基本相同。根据本发明的范例性实施例，第一输出信号OUT的总延迟时间Del_out1和第二输出信号OUT2的总延迟时间Del_out2基本相同。

图10的框图示出了根据本发明范例性实施例的同步电路1000。除了所述同步电路100的同步单元1020不包括缓冲单元521以外，图10所示的同步电路1000与图5所示的同步电路500相同。图10所示的同步电路1000包括第一、第二、第三和第四电平移动器1012、1013、1021和1022。第一、第二、第三和第四电平移动器1012、1013、1021和1022分别可以具有不同的电特性。根据本发明一范例性的实施例分别设计所述第一、第二、第三和第四电平移动器1012、1013、1021和1022，以便使得同步电路1000能够产生彼此相互同步的两个信号。根据它们的制造工艺和施加给它们的电源电压分别设计所述第一、第二、第三和第四电平移动器1012、1013、1021和1022，以便同步电路1000能够产生彼此相互同步的两个信号。

下面，将对根据本发明范例性实施例、由所述同步电路产生的第一和第二输出信号CLK_out1和CLK_out2和由参照图11、12、13和14的传统同步电路产生的第一和第二电平移动信号进行比较。在所述附图中，图11所示的第一和第二电平移动信号CLK_out1和CLK_out2对应于图12所述第一和第二输出信号CLK_out1和CLK_out2。

图11示出了当改变包括在图1所示传统电路100中的晶体管的大小时所测量的第一和第二电平移动信号CLK_out1和CLK_out2的波形。在图11中，“N”表示MOS晶体管的大小是正常的，“S”表示MOS晶体管的大小被定标为比正常大小要小，以及“F”表示所述MOS晶体管的大小被定标为比正常大小要大。如在这里所使用的，大小是指MOS晶体管栅极的长-宽比(W/L)，而定标是指在不改变所述长-宽比的情况下减少或增加所述栅极的长度L和宽度W。当MOS晶体管大小被定标为小于正常大小时，有少量的电流流动和所述MOS晶体管的运行速度降低。相反，当MOS晶体管被定标为大于所述正常大小时，有大量的电流流动且所述MOS晶体管的运行速度增加。

在图11中，表示大小的第一字母是对于NMOS晶体管的，而第二字母是对于PMOS晶体管的。例如，“NN”表示以正常的大小制造NMOS和PMOS晶体管，“SS”表示NMOS和PMOS晶体管被定标为其大小小于所述正常大小，和“FF”表示NMOS和PMOS晶体管被定标为其大小大于所述正常大小。例如，“SF”表示NMOS晶体管被定标为其大小小于所述正常大小，而PMOS晶体管被定标为其大小大于正常大小，以及“FS”表示在PMOS晶体管被定标为其大小小于正常大小的同时NMOS晶体管被定标为其大小大于所述正常大小。

参看图11，在SS、FF、SF和FS(不包括NN)的情况下，例如，具有高于所述第二电平移动信号CLK_out2的电压的第一电平移动信号CLK_out1与该第二电平移动信号CLK_out2不同步。由于两个信号之一已经被反相以便易于该两个信号的相互比较，所以，第一和第二电平移动信号CLK_out1和CLK_out2具有不同的相位。

图12示出了根据本发明实施例的当改变包括在图5所示电路中的晶体管的大小时所测量的第一和第二输出信号CLK_out1和CLK_out2的波形。参看图12，在NN、SS、FF、SF和FS的情况下，例如，第一和第二输出信号CLK_out1和CLK_out2彼此相互同步。

图13示出了在改变提供给图1所示电路的4个电源电压时测量的第一和第二电平移动信号CLK_out1和CLK_out2的波形。图13和14示出了在第一到第五模式MODE1到MODE5中执行的测量。

在第一模式MODE1下，施加到第一电平移动器121的第一和第三电源电压VGH和VSS例如分别是17V和0V，而施加到第二电平移动器122的第二和第四电源电压VDD和VGL分别例如是3V和-12V。在第二模式MODE2中，施加到第一电平移动器121的第一电压电平VGH是例如12V。在第三模式MODE3中，施加到第二电平移动器122的第四电源电压VGL例如是-7V。在第四模式MODE4中，施加到第二电平移动器122的第二和第四电源电压VDD和VGL分别是例如4.5V和-7V。在第五模式MODE5中，施加到第二电平移动器122的第四电源电压VGL是例如-12V。

参看图13，在所述5个模式当中，存在两个信号彼此不同步的一些模式(例如，MODE1、MODE2和MODE3)，也存在两个信号彼此同步的其它一些模式(例如，MODE4和MODE5)。

图14示出了在改变提供给图5所示电路的4个电源电压时所测量的第一和第二输出信号CLK_out1和CLK_out2的波形。从图14可以清楚地看出，例如，在所有五个模式中彼此相互同步的两个信号。

如上所述，根据本发明范例性实施例的同步电路和方法能够在不考虑处理参数变化或施加给所述电平移动器的电源电压的情况下产生具有不同电压和基本同相的多个信号。

尽管已经参照附图说明了本发明的几个范例性实施例，但应当理解，本发明的处理和装置并不局限于此。本领域的普通技术人员很容易理解，在不脱离由所附权利要求及其等效物所定义的本发明范围的基础上，可以对前述范例性实施例做出各种修改。

Claims

1.一种同步电路，包括：

第一电平移动单元，用于接收具有第一摆动电压的输入基准信号并产生具有第二摆动电压的第一电平变化信号和具有第三摆动电压的第二电平变化信号；和

同步单元，用于通过同步所述第一电平变化信号和所述第二电平变化信号产生第一和第二输出信号，

其中，所述同步单元包括：

缓冲单元，用于根据所述第一电平变化信号产生第三电平变化信号并根据第二电平变化信号产生第四电平变化信号，其中，所述第三和第四电平变化信号具有所述第一摆动电压；和

第二电平移动单元，用于根据所述第四电平变化信号产生第一输出信号并根据所述第三电平变化信号产生所述第二输出信号。

2.根据权利要求1所述的同步电路，其中，所述第一摆动电压的峰-峰电压小于所述第二和第三摆动电压中的一个的峰-峰电压。

3.根据权利要求1所述的同步电路，其中，所述第一电平移动单元包括：

第一缓冲器，用于接收所述输入基准信号并输出具有所述第一摆动电压的缓冲器输出信号；

第一电平移动器，用于根据所述缓冲器输出信号产生所述第一电平变化信号；

第二电平移动器，用于根据所述缓冲器输出信号产生所述第二电平变化信号。

4.根据权利要求1所述的同步电路，其中，所述缓冲单元包括：

第二缓冲器，用于接收所述第一电平变化信号并输出所述第三电平变化信号；和

第三缓冲器，用于接收所述第二电平变化信号并输出所述第四电平变化信号。

5.根据权利要求4所述的同步电路，其中，所述第二和第三缓冲器输出信号基本具有相同的摆动电压。

6.根据权利要求3所述的同步电路，其中，所述第二电平移动单元包括：

第三电平移动器，用于接收所述第四电平变化信号并输出所述第一输出信号；和

第四电平移动器，用于接收所述第三电平变化信号并输出所述第二输出信号。

7.根据权利要求6所述的同步电路，其中，从所述第三电平移动器输出的第一输出信号和从所述第一电平移动器输出的第一电平变化信号基本具有相同的摆动电压，以及从所述第四电平移动器输出的第二输出信号和从所述第二电平移动器输出的第二电平变化信号基本具有相同的摆动电压。

8.一种同步电路，包括：

其中，所述第一电平移动单元包括：

第一电平移动器，用于根据所述缓冲器输出信号产生所述第一电平变化信号；和

第二电平移动器，用于根据所述缓冲器输出信号产生所述第二电平变化信号，

其中，所述同步单元包括：

第三电平移动器，用于根据所述第二电平变化信号产生所述第一输出信号；和

第四电平移动器，用于根据所述第一电平变化信号产生所述第二输出信号。

9.一种同步电路，包括：

第一电平移动单元，用于接收输入基准信号并产生在第二电源电压和第四电源电压之间摆动的第一电平变化信号以及在第一电源电压和第三电源电压之间摆动的第二电平变化信号；和

同步单元，用于根据所述第一和第二电平变化信号产生在所述第一电源电压和所述第三电源电压之间摆动的第一输出信号以及在所述第二电源电压和第四电源电压之间摆动的第二输出信号，其中，所述第一和第二输出信号基本具有相同的相位，

其中，所述同步单元包括：

缓冲单元，用于接收所述第一和第二电平变化信号并输出在所述第二电源电压和所述第三电源电压之间摆动的第三和第四电平变化信号；和

第二电平移动单元，用于接收所述第三和第四电平变化信号并输出所述第一和第二输出信号。

10.根据权利要求9所述的同步电路，其中，所述第一电平移动单元包括：

第一缓冲器，其由所述第二和第三电源电压驱动，其中，所述第一缓冲器接收所述输入基准信号并输出在所述第二电源电压和所述第三电源电压之间摆动的缓冲信号；

第一电平移动器，其由所述第一和第三电源电压驱动，其中，所述第一电平移动器接收所述缓冲信号并输出所述第一电平变化信号；和

第二电平移动器，其由所述第二和第四电源电压驱动，其中，所述第二电平移动器接收所述缓冲信号并输出所述第二电平变化信号。

11.根据权利要求9所述的同步电路，其中，所述缓冲单元包括：

第二缓冲器，其由所述第二和第三电源电压驱动，其中，该第二缓冲器接收所述第一电平变化信号并输出所述第三电平变化信号；和

第三缓冲器，其由所述第二和第三电源电压驱动，其中，该第三缓冲器接收所述第二电平变化信号并输出所述第四电平变化信号。

12.根据权利要求11所述的同步电路，其中，所述第二和第三缓冲器基本具有相同的驱动能力、基本相同的延迟时间、基本相同的上升时间和基本相同的下降时间。

13.根据权利要求10所述的同步电路，其中，所述第二电平移动单元包括：

第三电平移动器，其由所述第一和第三电源电压驱动，其中，该第三电平移动器接收所述第四电平变化信号并输出所述第一输出信号；和

第四电平移动器，其由所述第二和第四电源电压驱动，其中，该第四电平移动器接收所述第三电平变化信号并输出所述第二输出信号。

14.根据权利要求13所述的同步电路，其中，施加到所述第三电平移动器的电源电压与施加到所述第一电平移动器上的电源电压基本相同，以及施加到所述第四电平移动器的电源电压与施加到所述第二电平移动器的电源电压基本相同。

15.一种同步电路，包括：

同步单元，用于根据所述第一和第二电平变化信号产生在所述第二电源电压和所述第四电源电压之间摆动的第一输出信号以及在所述第一电源电压和第三电源电压之间摆动的第二输出信号，其中，所述第一和第二输出信号基本具有相同的相位，

其中，所述第一电平移动单元包括：

第一电平移动器，其由所述第二和第四电源电压驱动，其中，所述第一电平移动器接收所述缓冲信号并输出所述第一电平变化信号；和

第二电平移动器，其由所述第一和第三电源电压驱动，其中，所述第二电平移动器接收所述缓冲信号并输出所述第二电平变化信号，

其中，所述同步单元包括：

第三电平移动器，其由所述第二和第四电源电压驱动，其中，该第一电平移动器根据所述第二电平变化信号产生所述第一输出信号；和

第四电平移动器，其由所述第一和第三电源电压驱动，其中，该第二电平移动器根据所述第一电平变化信号产生所述第二输出信号。

16.根据权利要求9所述的同步电路，其中，所述第二电源电压小于所述第一电源电压，其中，所述第三电源电压小于所述第二电源电压，并且，其中所述第四电源电压小于所述第三电源电压。

17.一种同步电路，包括：

第一电平移动单元，用于改变一输入基准信号的电平；

第二电平移动单元，用于改变所述输入基准信号的电平；

第三电平移动单元，用于改变所述第二电平移动单元的输出信号的电平；和

第四电平移动单元，用于改变所述第一电平移动单元的输出信号的电平，

其中，所述第一电平移动单元和所述第三电平移动单元的布局基本相同，以使得所述第一电平移动单元和所述第三电平移动单元基本具有相同的电路延迟，以及

其中，所述第二电平移动单元和所述第四电平移动单元的布局基本相同，以使得所述第二电平移动单元和所述第四电平移动单元基本具有相同的电路延迟。

18.根据权利要求17所述的同步电路，还包括：

第一缓冲器，用于缓冲所述第一电平移动单元的输出信号并向所述第四电平移动单元输出被缓冲的信号；和

第二缓冲器，用于缓冲所述第二电平移动单元的输出信号并向所述第三电平移动单元输出被缓冲的信号，

其中，所述第一缓冲器和所述第二缓冲器的布局基本相同，以使得所述第一缓冲器和所述第二缓冲器基本具有相同的电路延迟。

19.一种同步电路，包括：

第一延迟电路，用于根据输入基准信号输出按第一延迟而延迟的第一延迟信号；

第二延迟电路，用于根据所述输入基准信号输出按第二延迟而延迟的第二延迟信号；

第三延迟电路，用于根据所述第二延迟信号输出按所述第一延迟而延迟的第一输出信号；和

第四延迟电路，用于根据所述第一延迟信号输出按所述第二延迟而延迟的第二输出信号；

其中，所述第一延迟电路和所述第三延迟电路的布局基本相同，以使得所述第一延迟电路和所述第三延迟电路基本具有相同的电路延迟，以及

其中，所述第二延迟电路和所述第四延迟电路的布局基本相同，以使得所述第二延迟电路和所述第四延迟电路基本具有相同的电路延迟，

其中第一延迟与第二延迟不同，以及

其中第一输出信号的相位与第二输出信号的相位同步。

20.一种同步电路，包括：

第二延迟电路，用于根据所述输入基准信号输出按第二延迟而延迟的第二延迟信号；和

同步单元，用于根据所述第一和第二延迟信号产生第一和第二输出信号，其中，所述第一输出信号的相位与所述第二输出信号的相位同步，

其中，所述同步单元包括：

第三延迟电路，用于根据所述第一延迟信号输出按第三延迟而延迟的第三延迟信号；

第四延迟电路，用于根据所述第二延迟信号输出按第四延迟而延迟的第四延迟信号；

第五延迟电路，用于根据所述第四延迟信号输出按第五延迟而延迟的所述第一输出信号；和

第六延迟电路，用于根据所述第三延迟信号输出按第六延迟而延迟的第二输出信号，其中，所述第五延迟与所述第一延迟基本相同，并且其中所述第六延迟与所述第二延迟基本相同。

21.根据权利要求20所述的同步电路，其中，所述第三延迟与所述第四延迟基本相同，并且，其中所述第一延迟不同于所述第二延迟。

22.一种同步方法，包括：

接收在第二电源电压和第三电源电压之间摆动的输入基准信号并产生在所述第二电源电压和第四电源电压之间摆动的第一电平变化信号以及在第一电源电压和所述第三电源电压之间摆动的第二电平变化信号；和

根据所述第一和第二电平变化信号产生在所述第一电源电压和所述第三电源电压之间摆动的第一输出信号以及在所述第二电源电压和所述第四电源电压之间摆动的第二输出信号，所述第一和第二输出信号基本具有相同的相位，

其中，产生所述第一和第二输出信号的步骤包括：

根据所述第一电平变化信号产生第三电平变化信号；

根据所述第二电平变化信号产生第四电平变化信号；

根据所述第四电平变化信号产生所述第一输出信号；和

根据所述第三电平变化信号产生所述第二输出信号。

23.根据权利要求22所述的同步方法，其中，产生所述第一和第二电平变化信号的步骤包括：

根据所述输入基准信号产生在所述第二电源电压和第三电源电压之间摆动的缓冲信号；

根据所述缓冲信号产生所述第一电平变化信号；和

根据所述缓冲信号产生所述第二电平变化信号。

24.根据权利要求22所述的同步方法，其中，所述第二电源电压低于所述第一电源电压，其中，所述第三电源电压低于所述第二电源电压，以及，其中所述第四电源电压低于所述第三电源电压。

25.一种同步方法，包括：

根据输入基准信号产生按第一延迟而延迟的第一延迟信号；

根据所述输入基准信号产生按第二延迟而延迟的第二延迟信号；和

根据所述第一和第二延迟信号产生第一和第二输出信号，其中，所述第一输出信号的相位与所述第二输出信号的相位同步，

其中，产生所述第一和第二输出信号的步骤包括：

根据所述第二延迟信号产生按第三延迟而延迟的第三延迟信号；

根据所述第三延迟信号产生按第一延迟而延迟的第一输出信号；

根据所述第一延迟信号产生按第四延迟而延迟的第四延迟信号；和

根据所述第四延迟信号产生按所述第二延迟而延迟的第二输出信号。

26.根据权利要求25所述的同步方法，其中，所述第三延迟与所述第四延迟基本相同，以及，其中所述第一延迟不同于所述第二延迟。