CN1862818B - 半导体器件及其制造方法 - Google Patents
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Abstract
一种具有MIM(金属绝缘体金属)结构的电容器，包括形成在电极沟槽的内部中的下电极、形成在下电极上方的介电膜和形成在介电膜上方的上电极，其中电极沟槽形成在层间绝缘膜中。上电极和介电膜都形成有大于下电极面积的面积，使得整个下电极定位于上电极和介电膜的内部。提高了电容器的可靠性和生产产量。
Description
相关申请的交叉引用
本发明要求于2005年5月13日提交的日本专利申请No.2005-141019的优先权，据此将其内容通过参考引入本申请。
技术领域
本发明涉及一种半导体器件及其制造技术。具体地，本发明是关于一种具有MIM(金属绝缘体金属)结构电容器的半导体器件，以及一种可有效地应用于该半导体器件制造技术的技术。
背景技术
在用于通信的LSI和高速CMOS逻辑器件中，必需使层间绝缘膜的介电常数较低并采用使用镶嵌(Damascene)方法的Cu布线，作为用于实现高速电路操作的技术。该用于通信的LSI和CMOS逻辑器件一般在模拟电路中包括MIM结构的电容器。
例如，在日本公开的未审专利申请No.2004-146814(专利文献1)、No.2004-253481(专利文献2)、No.2004-247520(专利文献3)和No.2004-119461(专利文献4)中，描述了用于制造MIM结构电容器的技术。在这些文献中，专利文献1公开了一种通过镶嵌方法形成电容器下电极的技术。
[专利文献]
1.日本未审专利公开
No.2004-146814
2.日本未审专利公开
No.2004-253481
3.日本未审专利公开
No.2004-247520
4.日本未审专利公开
No.2004-119461
发明内容
图18是半导体衬底的主要部分的截面图，示出了本发明人研究的MIM结构的电容器(C)。在该图中，参考标号1表示由单晶硅形成的半导体衬底，参考标号14表示氧化硅膜，参考标号17表示SiOC(碳酸化硅)膜，参考标号22和28都表示通过SiOC膜形成的层间绝缘膜。此外，参考标号19表示第一层布线，参考标号26表示第二层布线，每个都包括通过镶嵌方法形成的Cu膜。
该电容器(C)由例如通过氮化钛(TiN)膜形成的下电极50、通过氮化硅膜形成的介电膜51和通过TiN膜形成的上电极52构成。下电极50通过形成在层间绝缘膜28中的插件(plug)53电连接到第二层布线26。上电极52电连接到上层布线(未示出)。
通过依次将TiN膜、氮化硅膜和TiN膜淀积到层间绝缘膜28上，并且此后使用光致抗蚀剂膜作为掩膜，依次干法刻蚀TiN膜、氮化硅膜和TiN膜，形成该电容器(C)。
但是，在如上所述通过光致抗蚀剂膜作为掩膜依次干法刻蚀这三层膜(TiN膜、氮化硅膜和TiN膜)的情形中，包含电极材料(TiN)刻蚀残留物的聚合物粘附到电容器(C)的侧壁。从本发明人进行的研究中证明，通过所述聚合物而在上电极52和下电极50之间发生短路是不可避免的。
作为对策，例如，分两次执行三层膜(TiN膜、氮化硅膜和TiN膜)的干法刻蚀以区别下电极50的尺寸和上电极52的尺寸，这应该是有效的。通过这么做，即使包含电极材料刻蚀残留物的聚合物粘附到上电极52和下电极50的侧壁，由于两个电极的侧壁彼此远离，所以两个电极也变得难以短路。
例如，在以上提到的专利文献2和3中，使用第一光致抗蚀剂膜通过干法刻蚀形成上电极和介电膜，并且此后使用第二光致抗蚀剂膜通过干法刻蚀形成下电极，由此使下电极的尺寸大于上电极的尺寸和介电膜的尺寸。
在以上提到的专利文献4中，使用第一光致抗蚀剂膜通过干法刻蚀形成下电极，并且此后使用第二光致抗蚀剂膜形成上电极和介电膜，由此使下电极的尺寸大于上电极的尺寸和介电膜的尺寸。
但是在以上的方法中，其中使用尺寸不同的两种光致抗蚀剂膜执行干法刻蚀，引起了光掩膜数目增加和工艺变得复杂的问题。此外，即使使下电极的尺寸和上电极的尺寸不同，由于聚合物留在各个侧壁上，所以也难以确实地防止两个电极的短路。
本发明的一个目的是提供一种能够确实地防止在具有MIM结构的电容器的上下电极之间发生短路的技术。
从下列描述和附图，本发明的以上和其它目的及新颖特征将变得明显。
以下是此处公开的本发明的代表性模式的概要。
根据本发明的半导体器件包括：电容器，该电容器包括第一电极、形成在第一电极上的介电膜和形成在介电膜上的第二电极，第一电极由掩埋在沟槽内部的第一导电膜构成，该沟槽形成在半导体衬底上的绝缘膜中，介电膜的面积和第二电极的面积彼此相等并且都大于第一电极的面积。
根据本发明的方法是用于制造包括电容器的半导体器件，该电容器包括第一电极、形成在第一电极上的介电膜和形成在介电膜上的第二电极，本方法包括下列步骤：(a)在半导体衬底上的绝缘膜中形成沟槽，(b)在包括沟槽内部的绝缘膜上形成第一导电膜，此后通过化学机械抛光方法去除存在于沟槽外部的第一导电膜，使第一导电膜留在沟槽的内部，以在沟槽的内部形成第一电极，(c)在包括第一电极的上部分的绝缘膜上形成介电膜，并在介电膜上形成第二导电膜，以及(d)使用光致抗蚀剂作为掩膜，干法刻蚀第二导电膜和介电膜，由此使其面积大于第一电极的面积的介电膜留在第一电极上，并在介电膜上形成第二电极，该第二电极由第二导电膜构成且具有大于第一电极的面积。
以下是通过此处公开的本发明的代表性模式获得的效果的简要描述。
通过在绝缘膜中形成的沟槽内形成电容器的第一电极，并在该第一电极的顶部上形成面积都大于第一电极的介电膜和第二电极，可以确实地防止在第一电极和第二电极之间发生短路。
附图说明
图1是半导体衬底的主要部分的截面图，示出了根据本发明实施例的半导体器件制造方法；
图2是半导体衬底的主要部分的截面图，示出了图1之后的半导体器件制造步骤；
图3是半导体衬底的主要部分的截面图，示出了图2之后的半导体器件制造步骤；
图4是半导体衬底的主要部分的截面图，示出了图3之后的半导体器件制造步骤；
图5是半导体衬底的主要部分的截面图，示出了图4之后的半导体器件制造步骤；
图6是半导体衬底的主要部分的截面图，示出了图5之后的半导体器件制造步骤；
图7是主要部分的平面图，示出了在半导体衬底上形成的电极沟槽和通孔的平面图形；
图8是半导体衬底的主要部分的截面图，示出了图6之后的半导体器件制造步骤；
图9是半导体衬底的主要部分的截面图，示出了图8之后的半导体器件制造步骤；
图10是主要部分的平面图，示出了在半导体衬底上形成的电容器的平面图形；
图11是半导体衬底的主要部分的截面图，示出了图9之后的半导体器件制造步骤；
图12是半导体衬底的主要部分的平面图，示出了图9之后的半导体器件制造步骤；
图13是半导体衬底的主要部分的截面图，示出了根据本发明另一个实施例的半导体器件制造方法；
图14是半导体衬底的主要部分的截面图，示出了图13之后的半导体器件制造步骤；
图15是半导体衬底的主要部分的截面图，示出了图14之后的半导体器件制造步骤；
图16是半导体衬底的主要部分的截面图，示出了图15之后的半导体器件制造步骤；
图17是主要部分的平面图，示出了在半导体衬底上形成的电容器的平面图形的另一个例子；以及
图18是半导体衬底的主要部分的截面图，示出了本发明人所研究的MIM结构的电容器。
具体实施方式
此后将参考附图详细描述本发明的实施例。在用于解释实施例的所有附图中，原则上相同的部件用相同的参考标号标识，并将省略对其的重复解释。
以下将描述的本发明的实施例关于具有三层布线和MIM结构电容器的CMOS-LSI。以下参照图1至图12，将逐步描述制造该CMOS-LSI的方法。
首先，如图1中所示，例如，在由单晶硅形成的半导体衬底(此后简称为“衬底”)的主表面上形成n沟道MISFET(Qn)和p沟道MISFET(Qp)。在该图中，左边部分是MISFET形成区域，右边部分是电容器形成区域；此外，标号2表示元件隔离区域，标号4表示p型阱，标号5表示n型阱。通过将氧化硅膜3作为绝缘膜掩埋到通过刻蚀衬底1而形成的沟槽中，来形成元件隔离沟槽2。通过将p型杂质(硼)和n型杂质(磷)离子注入到衬底1中以及随后对衬底1进行热处理以使杂质扩散到衬底中，来形成p型阱4和n型阱5。
n沟道MISFET(Qn)由栅绝缘膜6、栅电极7、侧壁间隔层8以及一对n型半导体区域(源极和漏极)11组成，该栅绝缘膜6由在p型阱4表面上的氧化硅膜或氮氧化硅膜形成，该栅电极7由在栅绝缘膜6顶部上的多晶硅膜形成，该侧壁间隔层8由在栅电极7的侧壁上的氧化硅膜形成，该对n型半导体区域(源极和漏极)11形成在栅电极7的两侧上的p型阱4中。p沟道MISFET(Qp)由栅绝缘膜6、栅电极7、侧壁间隔层8和一对p型半导体区域(源极和漏极)12组成，该对p型半导体区域(源极和漏极)12形成在栅电极7的两侧上的n型阱5中。将n型杂质(磷)引入到构成n沟道MISFET(Qn)栅电极7的多晶硅膜中，同时将p型杂质(硼)引入到构成p沟道MISFET(Qp)栅电极7的多晶硅膜中。为了实现栅电极7以及源极和漏极的低电阻，将硅化钴(钴)膜9形成在n沟道MISFET(Qn)中的栅电极7和n型半导体区域(源极和漏极)11以及p沟道MISFET(Qp)中的栅电极7和p型半导体区域(源极和漏极)12的每个表面上。
接着，如图2中所示，将插件16和第一层布线19形成在n沟道MISFET(Qn)与p沟道MISFET(Qp)之上，且n沟道MISFET(Qn)和p沟道MISFET(Qp)与第一层布线19通过插件16电连接在一起。
第一层布线19以下列方式形成。首先通过CVD将作为刻蚀停止膜的氮化硅膜13和作为绝缘膜的氧化硅膜14淀积在衬底1上，并且此后通过化学机械抛光方法使氧化硅膜14的表面平坦化。随后，刻蚀在n沟道MISFET(Qn)的n型半导体区域(源极和漏极)11和在p沟道MISFET(Qp)的p型半导体区域(源极和漏极)12上的氧化硅膜14和氮化硅膜13，以形成接触孔15。此后，将插件16形成在每个接触孔15的内部。例如，通过TiN(氮化钛)膜和W(钨)膜的叠层形成插件16。TiN膜起到W膜的阻挡金属膜的作用并且可用TiN膜和Ti(钛)膜的叠层来代替。
接着，将例如作为绝缘膜17的SiOC(碳氧化硅)膜17和例如作为帽绝缘膜18的氧化硅膜18通过CVD淀积在氧化硅膜14上。此后，使用光致抗蚀剂膜(未示出)作为掩膜，干法刻蚀帽绝缘膜18和SiOC膜17，以在氧化硅膜14上形成布线沟槽20并使插件16暴露于布线沟槽20的底部。
然后，通过溅射将薄(约50nm)TiN膜或TiN膜和Ti膜的叠层作为阻挡金属膜淀积在布线沟槽20的内部，然后通过溅射或镀覆(plating)将厚(约800至1600nm)Cu膜淀积在布线沟槽20的内部，以完全填满沟槽内部。此后，通过化学机械抛光方法去除存在于布线沟槽20外部的Cu膜和阻挡金属膜。通过目前执行的这些步骤，在布线沟槽20的内部形成了由阻挡金属膜和Cu膜的叠层构成的第一层布线19。诸如TiN膜的阻挡金属膜起到用于防止Cu膜扩散到周围绝缘膜中的阻挡膜的作用。关于阻挡膜，不仅可以使用TiN膜，还可以使用任何其它难以和Cu发生反应的导电膜，例如：诸如WN(氮化钨)膜和TaN(氮化钽)膜的金属氮化物膜，通过把Si添加到这些金属氮化物膜而形成的膜，诸如Ta膜、Ti膜、W膜和TiW膜的难熔金属膜，以及这些难熔金属膜的叠层。
接着，如图3中所示，在第一层布线19上淀积阻挡绝缘膜21、层间绝缘膜22和帽绝缘膜23。阻挡绝缘膜21用于防止包含在第一层布线19中的Cu扩散到层间绝缘膜22中。例如，阻挡绝缘膜21通过由CVD淀积的厚度约为10nm到100nm的SiC(碳化硅)膜和SiCN(碳氮化硅)膜构成。层间绝缘膜22通过如SiOC膜的低介电常数的绝缘膜构成，用于减少在第一层布线19和在随后步骤中形成在第一层布线19上方的第二层布线(26)之间形成的电容。SiOC膜通过CVD淀积到约460nm的厚度。帽绝缘膜23用于在通过化学机械抛光形成Cu布线时保护层间绝缘膜22，该层间绝缘膜22通过机械强度低于氧化硅膜的SiOC膜形成。例如，帽绝缘膜23通过由CVD淀积的厚度约50nm的氧化硅膜形成。
然后，使用光致抗蚀剂膜作为掩膜，干法刻蚀帽绝缘膜23、层间绝缘膜22和阻挡绝缘膜，以在氧化硅膜14之上形成通孔24并且使第一层布线19暴露于通孔24的底部。
接着，如图4中所示，通过光致抗蚀剂膜作为掩膜，干法刻蚀帽绝缘膜23和层间绝缘膜22，以在通孔24之上形成布线沟槽25。随后，将第二层布线26形成在布线沟槽25和通孔24内。为了形成第二层布线26，首先通过溅射将厚度约50nm的薄TiN膜作为阻挡金属膜淀积到布线沟槽25和通孔24中。然后，通过溅射或镀覆淀积厚度足以完全填满布线沟槽25和通孔24的内部的Cu膜，并且此后通过化学机械抛光去除存在于布线沟槽25外部的Cu膜和阻挡金属膜。
然后，如图5中所示，将阻挡绝缘膜27和层间绝缘膜28淀积在第二层布线26上方。例如，阻挡绝缘膜27由通过等离子体CVD淀积的厚度约为10nm到100nm的SiC膜或SiCN膜构成，层间绝缘膜28由通过等离子体CVD淀积的厚度约为400nm到1000nm的氧化硅膜构成。随后，通过光致抗蚀剂膜作为掩膜，干法刻蚀在电容器形成区域中的层间绝缘膜28，以形成电极沟槽29。电极沟槽29的深度例如约为200nm。
接着，如图6中所示，通过光致抗蚀剂膜作为掩膜，干法刻蚀存在于电极沟槽29底部的层间绝缘膜28和下方的阻挡绝缘膜27，以形成到达第二层布线26的通孔30。同时，还干法刻蚀在MISFET形成区域中的层间绝缘膜28和阻挡绝缘膜27，以形成到达第二层布线26的通孔31。电极沟槽29和通孔30、31可按照与上述顺序相反的顺序形成。即，电极沟槽29可在通孔30和31形成后形成。
图7示出了在电容器形成区域中形成的电极沟槽29和通孔30的平面图形。在该图中沿着线A-A得到的截面图对应于图6中的右边部分(电容器形成区域)。如图7中所示，例如，在电容器形成区域中形成六个电极沟槽29。每个电极沟道29的平面形状为例如每侧长度约为3μm的正方形。
然后，如图8中所示，将电容器(C)的下电极(第一电极)33形成在每个电极沟槽29的内部。下电极33通过和用于第二层布线26的形成方法相同的方法形成。即通过溅射将薄TiN膜或TiN膜和Ti膜的叠层形成在电极沟槽29的内部和每个通孔30中，并且随后通过CVD淀积厚度足以完全填满电极沟槽29和通孔30的内部的W膜。此后，通过化学机械抛光去除存在于电极沟槽29外部的W膜和TiN膜。这时，在MISFET形成区域中的每个通孔31内形成了包括TiN膜(或TiN膜和Ti膜的叠层)和W膜的插件34。形成在电极沟槽29内部中的下电极33通过在电极沟槽29下方的通孔30电连接到第二层布线26。形成在MISFET形成区域中的插件34都电连接到下方的第二层布线26。
每个掩埋下电极33的电极沟槽的数目和尺寸根据电容器(C)的所需电容值在设计阶段可适当地改变。这时，如果每个电极沟槽29的尺寸设定得较大，则当通过化学机械抛光对掩埋在电极沟槽29的内部中的W膜的表面进行抛光时，出现有明显的侵蚀(erosion)现象，使得与周围的W膜相比，存在于沟槽29的中心处的W膜被过度抛光。结果，在极端的情形中，失去了存在于沟槽29中心处的W膜，并且下电极33的面积减小，随之可能发生的结果为电容器(C)的电容值变得小于其设计值。另一方面，如果每个电极沟槽29的尺寸制作得太小，则在电极沟槽29中出现尺寸上的明显差异。结果，在下电极33中也出现面积上的差异，并因此电容器(C)的电容值变得与其设计值不同。
因此，优选地优化每个电极沟槽29的尺寸，以免上述侵蚀现象和电容值中的变化变得明显。根据由本发明人进行的研究，每个电极沟槽29的面积优选为1至25μm2，更优选地为4至16μm2。即，通过将其中形成有下电极33的每个电极沟槽29的面积设定为落在上述范围中的值，可以制作其电容值基本等于设计值的电容器(C)。
在本实施例中，用于形成下电极29的电极沟槽29和通孔30分开地形成。这是为了以下原因。如果省略用于形成电极沟槽29的步骤，并且将每个通孔30的直径设定为等于每个电极沟槽29的尺寸(前述的1至25μm2)，则掩埋到通孔30中的W膜变得相当厚。结果，当通过化学机械抛光对存在于通孔30外部的W膜进行抛光时，由于W膜的过大抛光量而出现有抛光残留物，并且变得不可能保持膜厚度均匀。作为另一个问题，如果W膜厚度过大，则周围布线会受到由W膜引起的应力的影响。在这种情形中，在布线中易于出现断裂，并且导致了如导线断开的缺陷。因此，为了防止下电极的膜厚度变得过大，在本实施例中分开形成电极沟槽29和通孔30。
接着，如图9中所示，将介电膜35和上电极(第二电极)36形成在下电极33上。为了形成介电膜35和上电极36，首先，例如，通过CVD将厚度约50nm的氮化硅膜淀积到包括插件34上表面的层间绝缘膜28上，作为电容器的介电膜35，并且然后通过溅射将厚度约50nm的TiN膜淀积到氮化硅膜上，作为电容器的上电极36。随后，使用光致抗蚀剂膜作为掩膜，干法刻蚀TiN膜和氮化硅膜，以使TiN膜和氮化硅膜留在下电极33上。通过目前执行的这些步骤，完成了电容器(C)，其包括由W膜形成的下电极33、由氮化硅膜形成的介电膜35和由TiN膜形成的上电极36。图10示出了电容器(C)的平面图形，并且在该图中沿着线A-A得到的截面图对应于图9中的右边部分。
如图9和图10中所示，上电极36和介电膜35在面积上都大于下电极33，并且整个下电极33设置在上电极36和介电膜35内部。通过这样做，当通过光致抗蚀剂膜作为掩膜来干法刻蚀TiN膜和氮化硅膜时，下电极33的表面和侧壁不暴露于上电极36和介电膜35的侧壁的下部分。因此，即使在干法刻蚀时，包含上电极材料(TiN)的刻蚀残留物的聚合物粘附到上电极36和介电膜35的侧壁，也可以确实地防止上电极36和下电极33通过所述聚合物而短路。
根据用于制作电容器(C)的上述方法，由于将介电膜35形成在其表面通过化学机械抛光平坦化了的下电极33上，所以提高了介电膜35的厚度均匀性，结果提高了电容器(C)的可靠性。
介电膜35不限于氮化硅膜，而是可以由介电常数高于氮化硅膜的氧化硅膜或难熔金属氧化膜(例如，Ta2O5膜)构成。此外，上电极36不限于TiN膜，而是可以例如由如TaN膜的金属氮化物膜或如W膜的难熔金属膜构成。
接着，如图11和图12中所示，将第三层布线37作为顶层形成在上电极36上。为了形成该第三层布线37，通过溅射将Al(铝)合金膜淀积到包括上电极36和插件34上表面的层间绝缘膜28上，并且此后使用光致抗蚀剂膜作为掩膜来干法刻蚀该Al(铝)合金膜。形成在MISFET形成区域中的第三层布线37通过插件34电连接到第二层布线26。形成在MISFET形成区域中的第三层布线37的一部分构成键合焊盘。
根据电容器(C)的上述结构，由于下电极33形成在电极沟槽29的内部，且其表面覆盖有面积大于下电极33面积的介电膜35，即使第三层布线37直接形成在上电极36的顶部上，也不用担心在第三层布线37和下电极33之间会短路。即，根据电容器(C)的上述结构，形成用于防止在下电极33和第三层布线37之间短路的绝缘膜的步骤以及刻蚀所述绝缘膜以暴露上电极36的表面的步骤变得不必要。
虽然在本实施例中采用了三个布线层(第一层布线19、第二层布线26和第三层布线37)，但不用说可以采用四个或更多的布线层。此外，虽然在本实施例中顶层布线(第三层布线37)由Al合金膜构成，但其也可以由类似第一层布线19和第二层布线26的Cu膜构成。
在由Cu膜构成顶层布线(第三层布线37)的情形中，如图13中所示，在形成电容器(C)后将作为刻蚀停止层的绝缘膜38和层间绝缘膜39淀积在上电极36上。例如，绝缘膜38由通过CVD淀积的氮化硅膜或碳氮化硅(SiCN)膜或者通过CVD淀积的氧化硅膜构成。
接着，如图14中所示，使用光致抗蚀剂膜作为掩膜来干法刻蚀存在于电容器(C)的顶部上的层间绝缘膜39，以形成布线沟槽40。在这个干法刻蚀工艺中，将绝缘膜38用作用于防止上电极36和下方的层间绝缘膜28被刻蚀的刻蚀停止层。
然后，如图15中所示，通过干法刻蚀去除存在于布线沟槽40底部的绝缘膜38。这时，即使绝缘膜38的残留物留在电容器(C)的上电极38和介电膜35的侧壁上，也不会引起问题。
接着，如图16中所示，在布线沟槽40的内部形成由Cu膜构成的第三层布线41。为了形成该第三层布线41，通过溅射将薄TiN膜淀积在布线沟槽40的内部中，然后，通过溅射淀积厚度足以完全填满布线沟槽40内部的Cu膜，并且此后通过化学机械抛光去除存在于布线沟槽40外部的Cu膜和TiN膜。
因而，根据本实施例，由于可以确实地防止在电容器(C)中的上电极36和下电极33之间发生短路，所以可提高具有MIM结构电容器(C)的CMOS-LSI的可靠性和生产产量。
虽然以上基于其实施例具体地描述了本发明，但不用说，本发明不限于上述实施例，而是可以在不脱离本发明主旨的范围内进行各种改变。
虽然在上述实施例中，电容器(C)具有平面正方形形状，但上电极36、介电膜35和下电极33也都可以形成为如图17中所示的平面矩形形状。同样在这种情形中，使上电极36和介电膜35的面积都大于下电极33的面积，并且整个下电极33设置在上电极36和介电膜35的内部。优选地优化下电极33的尺寸，以免侵蚀现象和电容值中的变化会变得明显。
本发明可有效地应用于具有MIM结构电容器(C)的半导体器件。
Claims (20)
1.一种包括电容器的半导体器件，所述电容器包括第一电极、介电膜和第二电极，并且包括：
第一绝缘膜，形成在半导体衬底上方；
多个布线沟槽，形成在所述第一绝缘膜中；
多个下布线层，包括第一导电膜，所述第一导电膜具有掩埋在所述多个布线沟槽中的、包含铜作为主要成分的金属膜；
第二绝缘膜，形成在所述多个下布线层上方；
第一通孔，形成在所述第二绝缘膜中，所述第一通孔与所述下布线层之一连接；
电极沟槽和第二通孔，形成在所述第二绝缘膜中，所述第二通孔与所述下布线层中的另一个连接并且形成在所述电极沟槽之下，所述第二通孔在面积上小于所述电极沟槽；
第一插件，包括掩埋在所述第一通孔中的第二导电膜；
所述第一电极，包括掩埋在所述电极沟槽和所述第二通孔中的第二导电膜；
所述介电膜，形成在所述第一电极上方；
所述第二电极，形成在所述介电膜上方；
多个上布线层，形成在所述第二绝缘膜、所述第一插件和所述第二电极上方，所述上布线层之一与所述第一插件连接，所述上布线层中的另一个与所述第二电极连接以覆盖所述介电膜和所述第二电极二者的侧面和所述第二电极的上侧；
其中所述介电膜的平面面积和所述第二电极的平面面积彼此相等，并且都大于所述第一电极的面积；以及
其中在平面图中，整个所述第一电极布置在所述第二电极和所述介电膜的内部。
2.根据权利要求1的半导体器件，其中所述第一电极的平面面积为1到25μm2。
3.根据权利要求1的半导体器件，其中所述第一电极的平面面积为4到16μm2。
4.根据权利要求1的半导体器件，其中所述第二导电膜包括包含钨作为主要成分的金属膜，并且每个所述上布线层包括包含铝合金作为主要成分的金属膜。
5.根据权利要求1的半导体器件，其中所述上布线层包括包含铜作为主要成分的金属膜，并且所述第二导电膜包括包含钨作为主要成分的金属膜。
6.根据权利要求1的半导体器件，其中所述第二电极包括钨膜、TiN膜或TaN膜。
7.根据权利要求1的半导体器件，其中所述介电膜由氮化硅膜或氧化硅膜形成。
8.根据权利要求1的半导体器件，其中所述介电膜由介电常数高于氮化硅膜的介电常数的难熔金属氧化膜形成。
9.根据权利要求1的半导体器件，其中所述上布线层为顶部布线层。
10.一种制造包括电容器的半导体器件的方法，所述电容器包括第一电极、形成在所述第一电极上方的介电膜和形成在所述介电膜上方的第二电极，所述方法包括下列步骤：
(a)在半导体衬底上方形成第一绝缘膜；
(b)在所述第一绝缘膜中形成多个布线沟槽；
(c)在包括所述多个布线沟槽的内部的所述第一绝缘膜上方，形成第一导电膜，所述第一导电膜具有包含铜作为主要成分的金属膜；
(d)通过化学机械抛光方法，去除存在于所述多个布线沟槽外部的所述第一导电膜，使所述第一导电膜留在所述多个布线沟槽的内部，以在所述多个布线沟槽的内部形成多个下布线层；
(e)在所述下布线层上方形成第二绝缘膜；
(f)在所述第二绝缘膜中形成第一通孔和第二通孔；
(g)在所述第二绝缘膜中形成在面积上大于所述第二通孔的电极沟槽，使得所述电极沟槽与所述第二通孔连接；
(h)在包括所述电极沟槽、所述第一通孔和所述第二通孔内部的所述第二绝缘膜上方形成第二导电膜；
(i)通过化学机械抛光方法去除存在于所述电极沟槽、所述第一通孔和所述第二通孔外部的所述第二导电膜，使所述第二导电膜留在所述电极沟槽、所述第一通孔和所述第二通孔的内部，以在所述电极沟槽和所述第二通孔的内部形成所述第一电极，并在所述第一通孔的内部形成第一插件；
(j)在包括所述第一电极的所述第二绝缘膜上方形成所述介电膜，并且在所述介电膜上方形成第三导电膜；
(k)使用光致抗蚀剂膜作为掩膜，干法刻蚀所述第三导电膜和所述介电膜，使得在平面图中，整个所述第一电极布置在所述第二电极和所述介电膜的内部，由此使其面积大于所述第一电极的面积的所述介电膜留在所述第一电极上方，并且在所述介电膜上方形成所述第二电极，其中所述第二电极包括所述第三导电膜，且所述第二电极的面积大于所述第一电极的面积；
(l)去除所述光致抗蚀剂膜；以及
(m)在所述第二绝缘膜、所述第一插件和所述第二电极上方形成多个上布线层，其中所述上布线层之一与所述第一插件连接，并且其中所述上布线层的另一个与所述第二电极连接，使得覆盖所述介电膜和所述第二电极二者的侧面和所述第二电极的上侧。
11.根据权利要求10的制造半导体器件的方法，其中所述第一电极的平面面积为1到25μm2。
12.根据权利要求10的制造半导体器件的方法，其中所述第一电极的平面面积为4到16μm2。
13.根据权利要求10的制造半导体器件的方法，其中所述第二导电膜包括包含铜作为主要成分的金属膜，并且所述上布线层都包括包含铝合金作为主要成分的金属膜。
14.根据权利要求10的制造半导体器件的方法，其中所述第二导电膜和所述上布线层都包括包含铜作为主要成分的金属膜。
15.根据权利要求10的制造半导体器件的方法，其中所述第二导电膜包括钨膜。
16.根据权利要求10的制造半导体器件的方法，其中所述第三导电膜包括钨膜、TiN膜或TaN膜。
17.根据权利要求10的制造半导体器件的方法，其中所述介电膜由氮化硅膜或氧化硅膜形成。
18.根据权利要求10的制造半导体器件的方法，其中所述介电膜由介电常数高于氮化硅膜的介电常数的难熔金属氧化膜形成。
19.根据权利要求18的制造半导体器件的方法，其中所述介电膜由Ta2O5形成。
20.根据权利要求10的制造半导体器件的方法，其中所述上布线层为顶部布线层。
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| ASS | Succession or assignment of patent right |
Owner name: RENESAS ELECTRONICS CORPORATION Free format text: FORMER OWNER: RENESAS TECHNOLOGY CORP. Effective date: 20100909 |
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| C41 | Transfer of patent application or patent right or utility model | ||
| COR | Change of bibliographic data |
Free format text: CORRECT: ADDRESS; FROM: TOKYO TO, JAPAN TO: KANAGAWA, JAPAN |
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| TR01 | Transfer of patent right |
Effective date of registration: 20100909 Address after: Kanagawa Patentee after: Renesas Electronics Corporation Address before: Tokyo, Japan, Japan Patentee before: Renesas Technology Corp. |
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| CP02 | Change in the address of a patent holder |
Address after: Tokyo, Japan, Japan Patentee after: Renesas Electronics Corporation Address before: Kanagawa Patentee before: Renesas Electronics Corporation |
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| CP02 | Change in the address of a patent holder |