JP5562631B2 - 半導体装置 - Google Patents
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Description
本実施の形態1によるMIM構造の容量素子を有する半導体装置を、その製造方法に従って説明する。図5はMIM構造の容量素子の製造工程の一例を示す工程フロー図、図6〜図10、図12および図13は半導体装置の要部断面図、図11はMIM構造の容量素子のリーク電流のばらつき分布を説明するグラフ図である。半導体装置には、種々の半導体素子が形成されるが、ここでは、その一例としてCMOS(Complementary Metal Oxide Semiconductor)デバイスおよびMIM構造の容量素子を示す。
本発明の実施の形態2による半導体装置は、前述した実施の形態1と同様であり、MIM構造の容量素子を有するものであるが、容量素子の上部電極UEの構成が前述の実施の形態1と相違する。すなわち、前述した実施の形態1では、下層金属膜(TiN膜22)およびキャップ金属膜(Ti膜23)の2層の金属膜から構成された上部電極UEについて説明した。これに対して、本実施の形態2では、下層金属膜、キャップ金属膜、および上層金属膜の3層の金属膜から構成された上部電極UEについて説明している。
本発明の実施の形態3による半導体装置は、前述した実施の形態1と同様であり、MIM構造の容量素子を有するものであるが、容量素子の下部電極DEを埋め込む電極溝の形状が前述の実施の形態1と相違する。すなわち、前述した実施の形態1では、下部電極DEを埋め込む電極溝17aの上部の角部が90°に近い角度を有する容量素子について説明した。これに対して、本実施の形態3では、下部電極DEを埋め込む電極溝17aの側面上部に傾斜を有する容量素子について説明している。
本発明の実施の形態4による半導体装置は、前述した実施の形態1と同様であり、MIM構造の容量素子を有するものであるが、容量素子の上部電極UEの構成が前述の実施の形態1と相違する。すなわち、前述した実施の形態1では、プラズマCVD法により形成された下層金属膜(TiN膜22)およびキャップ金属膜(Ti膜23)の2層の金属膜から構成された上部電極UEについて説明した。これに対して、本実施の形態4では、MOCVD(Metal Organic Chemical Vapor Deposition)法により形成された1層の金属膜(例えばTi膜またはTiN膜)から構成された上部電極UEについて説明している。
2 素子分離部
3 p型ウェル
4 n型ウェル
5 ゲート絶縁膜
6 ゲート電極
7 サイドウォール
8 n型半導体領域(ソース、ドレイン)
9 p型半導体領域(ソース、ドレイン)
10 シリサイド膜
11 エッチングストッパ膜
12 絶縁膜
13 接続孔
14 プラグ
15 エッチングストッパ膜
16 絶縁膜
17a 電極溝
17b 配線溝
18 バリアメタル膜
19 金属膜
20 第1層目の配線
21 絶縁膜
22 TiN膜(下層金属膜)
23 Ti膜(キャップ金属膜)
30 エッチングストッパ膜
31 絶縁膜
32 接続孔
33 バリアメタル膜
34 金属膜
35 プラグ
36 第2層目の配線
37 下層TiN膜(下層金属膜)
38 Ti膜(キャップ金属膜)
39 上層TiN膜(上層金属膜)
40 電極溝
42 絶縁膜
43a 上面
43b 上部
43c 下部
44 バリアメタル膜
45 金属膜
51 絶縁膜
52 電極溝
53 下部電極
54 容量絶縁膜
55 上部電極
56 バリアメタル膜
57 結晶粒界
CEL 容量絶縁膜
DE 下部電極
PL プラグ
Qn nチャネル型MISFET
Qp pチャネル型MISFET
UE 上部電極
Claims (6)
- 半導体基板の主面上に形成された下部電極と、前記下部電極上に形成された容量絶縁膜と、前記容量絶縁膜上に形成された上部電極とからなる容量素子を備えた半導体装置であって、
前記下部電極は、前記半導体基板の主面上の絶縁膜に形成された電極溝の内部に埋め込まれた第1金属膜によって構成されており、
前記電極溝は、第1角度の傾斜を有して加工された上部と、第1角度よりも大きい角度の第2角度を有して加工された下部とからなり、
前記上部電極は、第2金属膜と、前記第2金属膜上に形成された第3金属膜との積層膜によって構成されており、
前記第3金属膜自体が酸化されて、前記第2金属膜への大気中の酸素の拡散を抑制することを特徴とする半導体装置。 - 請求項1記載の半導体装置において、前記第3金属膜はTi膜、またはTi膜とTiN膜とからなる積層膜であることを特徴とする半導体装置。
- 請求項1記載の半導体装置において、前記第3金属膜の厚さは5〜15nmであることを特徴とする半導体装置。
- 請求項1記載の半導体装置において、前記第2金属膜はTiN膜であることを特徴とする半導体装置。
- 請求項1記載の半導体装置において、前記第1金属膜と前記電極溝の側面との間にバリアメタル膜が形成されていることを特徴とする半導体装置。
- 請求項5記載の半導体装置において、前記第1金属膜はW膜であり、前記バリアメタル膜は、TiN膜、またはTi膜とTiN膜とからなる積層膜であることを特徴とする半導体装置。
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