CN1848408A - 半导体器件及其制造方法 - Google Patents

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Abstract

本发明涉及一种半导体器件的制造方法，所述方法包括如下步骤：在硅衬底的厚栅绝缘膜形成区域中选择性地蚀刻氮化膜和热氧化膜，其中在所述硅衬底上，与氮化膜一起形成热氧化膜，所述氮化膜形成在热氧化膜上，以及其中在所述STI形成区域中形成具有预定深度的沟槽；通过CVD方法在沟槽和厚栅绝缘膜形成区域中嵌入CVD氧化膜；以及在除了STI形成区域和厚栅绝缘膜形成区域之外的区域中，使用所述氮化膜作为阻挡层通过CMP方法对CVD氧化膜进行平坦化处理。

Description

半导体器件及其制造方法
技术领域
本发明涉及一种在浅槽隔离(STI)结构中具有双重栅绝缘膜的半导体器件以及该半导体器件的制造方法。
背景技术
在STI结构中具有双重栅绝缘膜的半导体器件的常规制造方法中，当形成了STI、具有较大厚度的栅绝缘膜(厚栅绝缘膜)以及具有较小厚度的栅绝缘膜(薄栅绝缘膜)时，是在形成所述STI之后，形成所述薄栅绝缘膜和厚栅绝缘膜的(参见例如，日本专利申请特开第2003-60025号)。
制造在STI结构中具有双重栅绝缘膜的半导体器件的相关方法的例子包括如下步骤：首先，在硅衬底101上形成热氧化膜102；形成氮化膜103；在形成光致抗蚀剂(未示出)之后，通过使用所述光致抗蚀剂作为掩模，从而在STI形成区域110中对氮化膜103和热氧化膜102进行蚀刻；去除所述光致抗蚀剂；以及通过使用所述氮化膜103作为掩模对所述硅衬底101进行蚀刻，从而形成具有预定深度的沟槽101a(参见图5A)。接着，要作为STI的CVD(化学气相淀积)氧化膜104被淀积在所述衬底上，由此在图5A的沟槽101a中嵌入CVD氧化膜104(参见图5B)。接下来，使用氮化膜103作为阻挡层，通过CMP(化学机械抛光)方法对所述CVD氧化膜104进行平坦化处理(参见图5C)。此后，蚀刻图5C的氮化膜103，以及随后蚀刻图5C的热氧化膜102(参见图5D)。接下来，形成了作为厚栅绝缘膜的第二热氧化膜105(参见图5E)。接下来，在衬底的厚栅绝缘膜形成区域120和STI形成区域110上形成了光致抗蚀剂107，以及通过使用所述光致抗蚀剂107作为掩模对薄栅绝缘膜形成区域130的第二热氧化膜105进行蚀刻(参见图5F)。随后，在去除图5F的光致抗蚀剂107之后，形成了要作为薄栅绝缘膜的第三热氧化膜106，所述薄栅绝缘膜比所述厚栅绝缘膜(第二热氧化膜105)薄(参见图5G)。至此，可以获得具有STI结构以及双重栅绝缘膜的半导体器件。
发明内容
然而，在上述制造半导体器件的常规方法中，形成了这样的部分：在STI 104和厚栅绝缘膜105之间的边界附近的厚栅绝缘膜105不够厚(参见，图6A)。这是由于热氧化速率随平面方位而变化，以及应力集中在STI 104和厚栅绝缘膜105之间的边界部分，从而导致厚栅绝缘膜105变薄。因此，在厚栅绝缘膜105中局部地产生了电场集中，导致厚栅绝缘膜105耐压性降低。
此外，由于热氧化膜和CVD氧化膜的蚀刻速率的差异，在薄栅绝缘膜106和STI 104之间的边界附近的STI 104上形成了比薄栅绝缘膜106表面低的凹陷部分104a，由此导致了这样的缺点：形成在薄栅绝缘膜106上的栅极(未示出)组分(例如，多晶硅)的残留物仍然残留在所述凹陷部分104a上(参见，图6B)。因此，所述栅极组分的残留物可能导致故障性的漏电。
在本发明的第一方面中，涉及一种在STI结构中具有双重栅绝缘膜的半导体器件的制造方法，所述方法的特征在于包括如下步骤：在半导体衬底的栅形成区域的周围形成沟槽；在所述沟槽中嵌入绝缘体并同时在栅形成区域上形成所述绝缘体；以及通过去除所述绝缘体从而在所述沟槽中形成器件隔离区，并同时在所述栅形成区域上形成栅绝缘膜。
在本发明的第二方面中，涉及在STI结构中具有双重栅绝缘膜的半导体器件的制造方法，所述方法的特征在于包括如下步骤：在硅衬底的厚栅绝缘膜形成区域中选择性地蚀刻氮化膜和第一热氧化膜，其中在硅衬底上与氮化膜一起形成第一热氧化膜，所述氮化膜形成在第一热氧化膜上，以及其中在所述STI形成区域中形成预定深度的沟槽；通过CVD方法在沟槽和厚栅绝缘膜形成区域中嵌入第二热氧化膜；以及在除了STI形成区域和厚栅绝缘膜形成区域之外的区域中，使用所述氮化膜作为阻挡层通过CMP方法平坦化第二热氧化膜。
本发明的第三方面，涉及在STI结构中具有双重栅绝缘膜的半导体器件的制造方法，所述方法的特征在于包括如下步骤：在硅衬底的薄栅绝缘膜形成区域上形成光致抗蚀剂，在所述薄栅绝缘膜形成区域上与氮化膜一起形成热氧化膜，所述氮化膜形成在热氧化膜上，以及在STI形成区域中形成具有预定深度的沟槽，并随后通过使用光致抗蚀剂作为掩模选择性地蚀刻厚栅绝缘膜形成区域的氮化膜，并随后在去除所述光致抗蚀剂之后，通过使用薄栅绝缘膜形成区域的氮化膜作为掩模，选择性地对厚栅绝缘膜形成区域的热氧化膜进行蚀刻；在所述沟槽和所述厚栅绝缘膜形成区域中嵌入CVD氧化膜；以及使用薄栅绝缘膜形成区域的氮化膜作为阻挡层，通过CMP方法平坦化所述CVD氧化膜。
本发明的第四方面，在STI结构中具有双重栅绝缘膜的半导体器件中，所述半导体器件的特征在于包括：在STI形成区域中具有沟槽的硅衬底；形成在硅衬底上的各沟槽和厚栅绝缘膜形成区域中的CVD氧化膜；以及形成在硅衬底上的薄栅绝缘膜形成区域的热氧化膜，并且该热氧化膜的厚度小于所述CVD氧化膜的厚度。所述CVD氧化膜在所述热氧化膜的附近具有一肩部，该肩部位于比所述热氧化膜的表面高的位置。
根据本发明第1到4方面中所描述的内容，由于STI和厚栅绝缘膜由相同材料构成并一体成型，因此在所述STI和所述厚栅绝缘膜之间不存在边界，由此厚栅绝缘膜的厚度变得均匀。因此，不会由于电场集中而导致故障性的漏电，以及可以形成优质的厚栅绝缘膜。
根据本发明，在薄栅绝缘膜形成区域中，由于不采用热氧化来形成厚栅绝缘膜，因此很难在STI中产生凹陷部分，并且可以防止出现栅组分的残留物。
附图说明
图1A到1H示意性地示出了根据本发明第一实施例的半导体器件制造方法的部分工艺的剖面图；
图2A和2B示出了根据本发明第一实施例的半导体器件结构的放大示意剖面图，其中2A示出了厚栅绝缘膜形成区域，而2B示出了STI形成区域；
图3A和3B示出了在形成根据本发明第一实施例的半导体器件的栅极之前的示意性结构，其中3A是平面图而3B是剖视图；
图4A和4B示出了在形成根据本发明第一实施例的半导体器件的栅极之后的示意性结构，其中4A是平面图而4B是剖视图；
图5A到5G示意性地示出了根据现有技术制造半导体器件的方法的部分工艺的剖面图；
图6A和6B示出了根据常规例子的半导体器件结构的放大示意剖面图，其中6A示出了厚栅绝缘膜形成区域，而6B示出了薄栅绝缘膜形成区域。
具体实施方式
将通过参考附图描述根据本发明第一实施例的半导体器件的制造方法。图1A到1H示意性地示出了根据本发明第一实施例的半导体器件制造方法的部分工艺的剖面图；图2A和2B示出了根据本发明第一实施例的半导体器件结构的放大示意剖面图，其中2A示出了厚栅绝缘膜形成区域而2B示出了STI形成区域。应当指出的是，图1A到2B所示的半导体器件不是完成的产品而是正在加工中的产品。
所述半导体器件的制造方法包括如下步骤：首先，在硅衬底1(半导体衬底)上形成热氧化膜2；形成氮化膜3；在形成光致抗蚀剂(未示出)之后，通过使用所述光致抗蚀剂作为掩模，从而在STI形成区域(器件隔离区)10中对氮化膜3和热氧化膜2进行蚀刻；去除所述光致抗蚀剂；以及通过使用所述氮化膜3作为掩模，对所述硅衬底1进行蚀刻，从而形成具有预定深度的沟槽1a，(参见图1A)。
接下来，在厚栅绝缘膜形成区域20和STI形成区域10之外的区域(薄栅绝缘膜形成区域30)上形成光致抗蚀剂6，以及通过使用所述光致抗蚀剂6作为掩模选择性地蚀刻氮化膜3(参见图1B)。应当注意到，在这个阶段，保留了薄栅绝缘膜形成区域30的氮化膜3。
此后，在去除图1B的光致抗蚀剂6之后，通过使用薄栅绝缘膜形成区域30的氮化膜3作为掩模，选择性地对热氧化膜2进行蚀刻(参见图1C)。
接着，要作为STI和厚栅绝缘膜(绝缘体)的CVD氧化膜4被淀积在衬底上，并且嵌入到图1C的沟槽1a和厚栅绝缘膜形成区域20中(参见图1D)。这里，对于CVD氧化膜4来说，可以使用例如高密度等离子(HDP)CVD氧化膜和高温氧化物(HTO)CVD膜。
接下来，使用氮化膜3作为阻挡层，通过CMP方法对所述CVD氧化膜4进行平坦化(参见图1E)。
随后，选择性地蚀刻图1E的氮化膜3(参见图1F)。
接着，在CVD氧化膜4(厚栅绝缘膜形成区域20和STI形成区域10)上形成光致抗蚀剂7，并通过使用光致抗蚀剂7作为掩模对图1E的热氧化膜2进行蚀刻(参见图1G)。
然后，在去除图1G的光致抗蚀剂7之后，形成作为薄栅绝缘膜的第二热氧化膜5(参见图1H)。此处，将第二热氧化膜5的厚度设置为小于厚栅绝缘膜形成区域20的CVD氧化膜4的厚度。由此，可以获得具有STI结构和双重栅绝缘膜的半导体器件(参见图3A和3B)。在那之后，在不对厚栅绝缘膜形成区域20的CVD氧化膜4进行构图的情况下，在厚栅绝缘膜形成区域20(的CVD氧化膜4)和薄栅绝缘膜形成区域30(的第二热氧化膜5)上的栅形成区域中形成由多晶硅构成的栅极8a和8b(参见图4A和4B)。
根据第一实施例，如果在形成STI的时候，通过CVD氧化膜4同时形成厚栅绝缘膜和STI(参见图1D和1E)，则由于STI和厚栅绝缘膜由CVD氧化膜4的相同材料构成并一体成型，因此在所述STI和厚栅绝缘膜之间不会出现边界，因而如图2A所示，不会导致所述厚栅绝缘膜的形状的恶化(在与STI边界附近处变薄)。换言之，厚栅绝缘膜形成区域20的CVD氧化膜4的厚度变得均匀，并且不会出现由于电场集中而引起的故障性的漏电，因此可以形成优质的厚栅绝缘膜。
此外，在薄栅绝缘膜形成区域30中，由于在形成薄栅绝缘膜5之前仅仅蚀刻热氧化膜2(参见图1F)(即，不进行热氧化而形成厚栅绝缘膜)，因此蚀刻热氧化膜的量与常规技术的蚀刻量相比要小。因此，很难出现凹陷，即，在如图1B所示的CVD氧化膜4上的图6B的凹陷部分104a(即，仅仅在STI 4上的高于薄栅绝缘膜5的表面的位置处形成肩部4a)，从而可以防止出现栅组分的残留物。
尽管已经参考特定实施例描述了本发明，但是这些描述不应被解释为具有限制意义。当参考了本发明的说明后，本领域的技术人员将意识到所公开的实施例的各种变化。因此，应当可以预见，所附的权利要求书将覆盖落入本发明实际保护范围的任何变化或实施例。

Claims (5)

1.一种制造半导体器件的方法，包括：
在半导体衬底的栅形成区域的周围形成沟槽；
在所述沟槽中嵌入绝缘体，以及同时在所述栅形成区域上形成所述绝缘体；
通过去除所述绝缘体，在所述沟槽中形成器件隔离区，以及
在栅形成区域上形成栅绝缘膜。
2.一种制造半导体器件的方法，包括：
在半导体衬底的第一栅绝缘膜形成区域中，选择性地蚀刻氮化膜和第一热氧化膜，以便在STI形成区域中形成沟槽，其中在所述半导体衬底上与所述氮化膜一起形成所述第一热氧化膜，所述氮化膜形成在所述第一热氧化膜上；
通过化学气相淀积(CVD)方法，在所述沟槽和所述第一栅绝缘膜形成区域中形成第二热氧化膜；以及
在除了所述STI形成区域和第一栅绝缘膜形成区域之外的区域中，使用所述氮化膜作为阻挡层，通过化学和机械抛光方法(CMP)对第二热氧化膜进行平坦化处理。
3.如权利要求2的方法，进一步包括：
在除了所述STI形成区域和第一栅绝缘膜形成区域之外的区域中，选择性地蚀刻所述氮化膜和第一热氧化膜；以及
在除了所述STI形成区域和第一栅绝缘膜形成区域之外的区域中形成第三氧化膜，该第三氧化膜的厚度比所述第二氧化膜的厚度薄。
4.一种制造半导体器件的方法，包括：
在半导体衬底的第一栅绝缘膜形成区域上形成光致抗蚀剂，其中在所述半导体衬底上，在热氧化膜上形成氮化膜，并且在所述半导体衬底中，在STI形成区域中形成沟槽；
通过使用光致抗蚀剂作为掩模，对第一栅绝缘膜形成区域的氮化膜进行蚀刻；
在去除所述光致抗蚀剂之后，通过使用第二栅绝缘膜形成区域的氮化膜作为掩膜，选择性地蚀刻所述第一栅绝缘膜形成区域的热氧化膜；
在所述沟槽和第一栅绝缘膜形成区域中形成CVD氧化膜；以及
通过CMP方法，利用第二栅绝缘膜形成区域的氮化膜作为阻挡层，对所述CVD氧化膜进行平坦化处理。
5.如权利要求4的方法，进一步包括：
选择性地蚀刻所述第二栅绝缘膜形成区域的氮化膜；
在所述CVD氧化膜的所述第一栅绝缘膜形成区域和所述STI形成区域上形成第二光致抗蚀剂；
通过使用所述第二光致抗蚀剂作为掩模，蚀刻所述第二栅绝缘膜形成区域的热氧化膜；以及
在去除所述第二光致抗蚀剂之后，在第二栅绝缘膜形成区域中，形成第二热氧化膜，所述第二热氧化膜的厚度小于所述第一栅绝缘膜形成区域的CVD氧化膜所具有的厚度。
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C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C02 Deemed withdrawal of patent application after publication (patent law 2001)
WD01 Invention patent application deemed withdrawn after publication