CN1822352A - 薄膜晶体管阵列面板及其制造方法 - Google Patents

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Abstract

本发明提供了一种制造薄膜晶体管阵列面板的方法。该方法包括：在基底上形成栅极线；在栅极线上形成栅极绝缘层；在栅极绝缘层上形成半导体层；在半导体层上形成数据线和漏极；在数据线和漏极上沉积钝化层；在钝化层上形成包括第一部分和比第一部分薄的第二部分的光阻剂；将光阻剂作为掩模蚀刻钝化层，从而至少部分地暴露漏极的一部分；去除光阻剂的第二部分；沉积导电膜；去除光阻剂，从而在漏极的暴露部分上形成像素电极。

Description

薄膜晶体管阵列面板及其制造方法
                         技术领域
本发明涉及一种薄膜晶体管阵列面板及其制造方法。
                         背景技术
有源型显示装置例如液晶显示器(LCD)和有机发光显示器(OLED)包括布置成矩阵的多个像素、场发生电极、开关元件。开关元件包括薄膜晶体管(TFT)，所述薄膜晶体管具有三个端，即：栅极、源极和漏极。每个像素的TFT响应栅极信号选择性地将数据信号传输给场发生电极。
显示装置还包括用于向开关元件传输信号的多条信号线，所述信号线包括传输栅极信号的栅极线和传输数据信号的数据线。
LCD和OLED包括配有TFT、场发生电极和信号线的面板，该面板被称作TFT阵列面板。
TFT阵列面板具有包括几个导电层和几个绝缘层的层结构。栅极线、数据线和场发生电极由不同的导电层形成并且通过绝缘层分开。
具有层结构的TFT阵列面板通过几个光刻步骤和几个蚀刻步骤来制造。由于光刻贵且耗时，所以期望减少光刻步骤的数目。
                         发明内容
本发明的动机是解决现有技术中的问题。
在本发明的实施例中，提供了一种制造薄膜晶体管阵列面板的方法。所述方法包括：在基底上形成栅极线；在栅极线上形成第一绝缘层；在第一绝缘层上形成半导体层；在半导体层上形成数据线和漏极；在数据线和漏极上沉积钝化层；在钝化层上形成光阻剂；将光阻剂作为掩模来蚀刻钝化层和第一绝缘层，以暴露漏极的部分和基底的至少一部分；部分地去除漏极的暴露部分；沉积绝缘膜；去除光阻剂，以形成与漏极的暴露部分连接的像素电极。
光阻剂可通过使用包括阻光区和透光区的光掩模来形成。
可通过干蚀刻来去除漏极。
可利用含有Cl2/O2的气体去除漏极。
可通过湿蚀刻来去除漏极。
漏极的暴露部分的长度可为至少7.5μm。
栅极线和漏极之间的距离可为至少6μm。
漏极的暴露部分的面积范围可为80至120μm2。
钝化层和第一绝缘层的蚀刻可在钝化层和第一绝缘层下面产生底切区。
数据线和漏极的形成可包括与栅极线的一部分叠置的存储电容器导体的形成。
可剥离在光阻剂上形成的导电膜。
像素电极可至少部分地与基底连接。
钝化层和第一绝缘层的蚀刻可包括：形成暴露数据线的端部的第一接触孔；形成通过第一接触孔与数据线的端部连接的第一接触辅助物。
钝化层和第一绝缘层的蚀刻可包括：形成暴露栅极线的端部的第二接触孔；形成通过第二接触孔与栅极线的端部连接的第二接触辅助物。
可与第一接触辅助物和第二接触辅助物一起形成像素电极。
可以以一个光刻步骤形成半导体层、数据线和漏极。
在本发明的其它实施例中，提供了一种薄膜晶体管阵列面板，其包括：栅极线，形成在基底上；栅极绝缘层，形成在栅极线上；半导体层，形成在栅极绝缘层上；数据线、漏极和存储电容器导体，形成在半导体层上；钝化层，形成在数据线、漏极的一部分以及存储电容器的一部分上；像素电极，与未被钝化层覆盖的漏极连接，其中，与栅极线相邻的像素电极的一部分与在其上没有形成钝化层的存储电容器导体连接。
栅极线可包括与存储电容器导体的部分叠置的突出部分，像素电极的部分与栅极线的突出部分相邻。
与像素电极连接的漏极或存储电容器导体的面积范围可为80至120μm2。
像素电极可形成在基底的一部分上。
                         附图说明
通过参照附图来详细描述本发明的实施例，本发明将变得更加清楚，其中：
图1是根据本发明实施例的TFT阵列下面板的布局图；
图2A是沿着线IIa-IIa′截取的图1中示出的TFT阵列面板的剖视图；
图2B是沿着线IIb-IIb′截取的图1中示出的TFT阵列面板的剖视图；
图3和图6是根据本发明实施例的TFT阵列面板的制造方法的中间步骤中的图1至图2B中示出的TFT阵列面板的布局图；
图4A是沿着线IVa-IVa′截取的图3中示出的TFT阵列面板的剖视图；
图4B是沿着线IVb-IVb′截取的图3中示出的TFT阵列面板的剖视图；
图5A和图5B示出了图4A和图4B中示出的步骤之后的步骤，其中，图5A示出了沿着线IVa-IVa′截取的图3中示出的TFT阵列面板的剖视图，图5B示出了沿着线IVb-IVb′截取的图3中示出的TFT阵列面板的剖视图；
图7A是沿着线VIIa-VIIa′截取的图6中示出的TFT阵列面板的剖视图；
图7B是沿着线VIIb-VIIb′截取的图6中示出的TFT阵列面板的剖视图；
图8A和图8B示出了图7A和图7B中示出的步骤之后的步骤，其中，图8A是沿着线VIIa-VIIa′截取的图6中示出的TFT阵列面板的剖视图；图8B是沿着线VIIb-VIIb′截取的图6中示出的TFT阵列面板的剖视图；
图9A和图9B示出了图8A和图8B中示出的步骤之后的步骤，其中，图9A是沿着线VIIa-VIIa′截取的图6中示出的TFT阵列面板的剖视图；图9B是沿着线VIIb-VIIb′截取的图6中示出的TFT阵列面板的剖视图；
图10A和图10B示出了图9A和图9B中示出的步骤之后的步骤，其中，图10A是沿着线VIIa-VIIa′截取的图6中示出的TFT阵列面板的剖视图；图10B是沿着线VIIb-VIIb′截取的图6中示出的TFT阵列面板的剖视图；
图11A和图11B示出了图10A和图10B中示出的步骤之后的步骤，其中，图11A是沿着线VIIa-VIIa′截取的图6中示出的TFT阵列面板的剖视图；图11B是沿着线VIIb-VIIb′截取的图6中示出的TFT阵列面板的剖视图；
图12A和图12B示出了图11A和图11B中示出的步骤之后的步骤，其中，图12A是沿着线VIIa-VIIa′截取的图6中示出的TFT阵列面板的剖视图；图12B是沿着线VIIb-VIIb′截取的图6中示出的TFT阵列面板的剖视图。
                         具体实施方式
下面，将参照附图来更加充分地描述本发明，附图中示出了本发明的优选实施例。然而，本发明可以以许多不同的形式实施，而不应理解为限于这里提到的实施例。
在图中，为了清晰，夸大了层的厚度和区域。相同的标号始终表示相同的元件。应该理解，当元件例如层、区域或基底被表示为在另一个元件“上”时，该元件可直接在所述另一个元件上，或者也可存在中间元件。
将参照附图来描述根据本发明实施例的TFT及其制造方法。
现在，将参照图1、图2A和图2B来详细描述根据本发明实施例的TFT阵列面板。
图1是根据本发明实施例的TFT阵列下面板的布局图，图2A是沿着线IIa-IIa′截取的图1中示出的TFT阵列面板的剖视图，图2B是沿着线IIb-IIb′截取的图1中示出的TFT阵列面板的剖视图。
多条栅极线121形成在绝缘基底110上，该绝缘基底可为透明玻璃。
栅极线121基本上在第一方向上延伸，传输栅极信号。每条栅极线121包括多个栅极124和突出部分127。每条栅极线121还包括端部129，该端部129具有用于接触其它层或驱动电路的放大区。栅极线121可延伸为与可集成到下面板100上的驱动电路连接。
优选地，栅极线121由含Al金属例如Al和Al合金、含Ag金属例如Ag和Ag合金、含Cu金属例如Cu和Cu合金、含Mo金属例如Mo和Mo合金、Cr、Ti或Ta制成。栅极线121可具有包括物理性能不同的两个膜的多层结构。优选地，两个膜中的一个由包括含Al金属、含Ag金属和含Cu金属的低电阻率金属制成，以降低栅极线121的信号延迟或者减小栅极线121的压降。优选地，另一个膜由材料例如含Mo金属、Cr、Ta或Ti制成，上述材料具有良好的物理和化学性能，并且具有与其它材料例如氧化铟锡(ITO)和氧化铟锌(IZO)的良好的电接触性能。两个膜结合的典型例子为下Cr膜和上Al(合金)膜以及下Al(合金)膜和上Mo(合金)膜。然而，它们可由各种金属或者导体制成。
栅极线121的侧面相对于基底的表面倾斜，其倾斜角在大约30-80度的范围内。
优选地由硅氮化物(SiNX)制成的栅极绝缘层140形成在栅极线121上。
优选地由加氢非晶硅(缩写为“a-Si”)或多晶硅制成的多个半导体条151和多个半导体岛157形成在栅极绝缘层140上。每个半导体条151基本上在与第一方向垂直的第二方向上延伸，并且具有向栅极124扩展的多个突出部分154。每个半导体岛157与半导体条151分开，并且为近似矩形的形状。
优选地，多个欧姆接触条161以及多个欧姆接触岛165和167由硅化物或者用N型杂质例如磷重掺杂的n+加氢a-Si制成。每个欧姆接触条161具有多个突出部分163，突出部分163和欧姆接触岛165成对地位于半导体条151的突出部分154上。每个欧姆接触岛167几乎设置在半导体岛165上。
半导体条151、半导体岛157以及欧姆接触161、165和167的侧面相对于基底110的表面倾斜形成角，优选地，该角在大约30-80度的范围内。
多条数据线171、与数据线171分开的多个漏极175以及多个存储电容器导体177形成在欧姆接触161和165上。
数据线171基本上在第二方向上延伸，传输数据电压并与栅极线121交叉。每条数据线171包括端部179和多个源极173，端部179具有用于与其它层或者外部装置接触的放大区，多个源极173向栅极124突出。
每个漏极175具有宽的端部和线性端部。宽的端部具有用于与其它层接触的大的区域，线性端部被弯曲的源极173部分地包围。
栅极124、源极173和漏极175与半导体条151的突出部分154一起形成TFT，该TFT具有形成在位于源极173和漏极175之间的突出部分154中的沟道。
每个存储电容器导体177与栅极线121的突出部分127叠置。
优选地，数据线171、漏极175和存储电容器导体177由难熔金属例如Cr、Mo、Ti、Ta及其合金制成。然而，它们可具有包括难熔金属膜(未示出)和低电阻率膜(未示出)的多层结构。多层结构的典型例子为包括下Cr/Mo(合金)膜和上Al(合金)膜的双层结构以及下Mo(合金)膜、中间Al(合金)膜和上Mo(合金)膜的三层结构。
与栅极线121、数据线171和漏极175相同，存储电容器导体177具有倾斜的边缘轮廓，该边缘轮廓相对于基底110形成在大约30-80度范围内的角。
欧姆接触161、165和167仅位于下面的半导体条151、下面的半导体岛157与在151、157上的上面的导体171、175及存储电容器导体177之间，从而降低这些元件之间的接触电阻。半导体条151具有与数据线171和漏极175以及下面的欧姆接触161和165几乎相同的平面形状。然而，半导体条151的突出部分154包括一些没有被数据线171和漏极175覆盖的暴露部分，例如，位于源极173和漏极175之间的部分。半导体岛157具有与存储电容器177和下面的欧姆接触167几乎相同的形状。
钝化层180形成在数据线171、漏极175、存储电容器导体177以及半导体条151的暴露部分上。优选地，钝化层180由无机绝缘体例如硅氮化物或硅氧化物制成、由具有良好的平面性质的感光有机材料制成或者由介电常数低于4.0的低介电绝缘材料例如通过等离子体增强化学气相沉积(PECVD)形成的a-Si:C:O和a-Si:O:F制成。钝化层180可具有包括下无机膜和上有机膜的双层结构，以使它可利用有机膜的优点又保护了半导体条151的暴露部分。
钝化层180具有暴露数据线的端部179的部分的多个接触孔182。钝化层180和栅极绝缘层140分别具有暴露栅极线121的端部129的部分的多个接触孔181和开口187以及几乎被栅极线121和数据线包围的区域。每个开口187暴露部分基底110。
多个像素电极190形成在开口187中，多个接触辅助物81和82形成在接触孔181和182中。优选地，像素电极190和接触辅助物81、82由透明导体例如ITO和IZO制成，或者由反射导体例如Ag和Al制成。
像素电极190和接触辅助物81、82的边界基本上等于钝化层180的边界。
像素电极190与漏极175物理连接和电连接，从而像素电极190从漏极175接收数据电压。被供给数据电压的像素电极190与被供给公共电压的公共电极(未示出)一起产生电场，所述电场确定了位于两个电极之间的液晶分子(未示出)的取向或者产生用来发光的发光层(未示出)中的电流。
关于LCD，像素电极190和公共电极形成被称作“液晶电容器”的电容器，该液晶电容器在TFT截止后存储施加的电压。设置与液晶电容器并联连接的被称作“存储电容器”的附加电容器，以提高电压存储容量。存储电容器通过将像素电极190和与像素电极190相邻的栅极线121(被称作“前栅极线”)叠置来实现。通过在栅极线121上设置用于增加叠置面积的突出部分127和通过在像素电极190下面设置用于减小端子之间的距离的存储电容器导体177来增加存储电容器的电容即存储电容，其中，存储电容器导体177与像素电极190连接并与突出部分127叠置。
接触辅助物81和82的宽度基本上等于接触孔181和182的底部的宽度。接触辅助物81和82分别通过接触孔181和182与栅极线121的端部129的暴露部分以及数据线171的端部179的暴露部分连接，并且覆盖栅极线121的端部129的暴露部分以及数据线171的端部179的暴露部分。接触辅助物81和82保护端部129和179并且补充端部129和179与外部装置的粘附。
在根据本发明实施例的TFT阵列面板中，形成在钝化层180下面的漏极175和存储电容器导体177不向钝化层180内底切，并且仅需要与像素电极190和接触辅助物81和82连接。优选地，漏极175与像素电极190或者存储电容器导体177与像素电极190的接触面积为大约80至120μm2，最优选地为大约100μm2。
现在，将参照图3至图12B以及图1至图2B来详细描述根据本发明实施例的制造图1至图2B中示出的TFT阵列面板的方法。
图3和图6是根据本发明实施例的TFT阵列面板的制造方法的中间步骤中的图1至图2B中示出的TFT阵列面板的布局图。图4A是沿着线IVa-IVa′截取的图3中示出的TFT阵列面板的剖视图，图4B是沿着线IVb-IVb′截取的图3中示出的TFT阵列面板的剖视图。图5A和图5B示出了图4A和图4B中示出的步骤之后的步骤，其中，图5A示出了沿着线IVa-IVa′截取的图3中示出的TFT阵列面板的剖视图，图5B示出了沿着线IVb-IVb截取的图3中示出的TFT阵列面板的剖视图。图7A是沿着线VIIa-VIIa′截取的图6中示出的TFT阵列面板的剖视图，图7B是沿着线VIIb-VIIb′截取的图6中示出的TFT阵列面板的剖视图。图8A和图8B示出了图7A和图7B中示出的步骤之后的步骤，其中，图8A是沿着线VIIa-VIIa′截取的图6中示出的TFT阵列面板的剖视图，图8B是沿着线VIIb-VIIb截取的图6中示出的TFT阵列面板的剖视图。图9A和图9B示出了图8A和图8B中示出的步骤之后的步骤，其中，图9A是沿着线VIIa-VIIa′截取的图6中示出的TFT阵列面板的剖视图，图9B是沿着线VIIb-VIIb′截取的图6中示出的TFT阵列面板的剖视图。图10A和图10B示出了图9A和图9B中示出的步骤之后的步骤，其中，图10A是沿着线VIIa-VIIa′截取的图6中示出的TFT阵列面板的剖视图，图10B是沿着线VIIb-VIIb′截取的图6中示出的TFT阵列面板的剖视图。图11A和图11B示出了图10A和图10B中示出的步骤之后的步骤，其中，图11A是沿着线VIIa-VIIa′截取的图6中示出的TFT阵列面板的剖视图，图11B是沿着线VIIb-VIIb′截取的图6中示出的TFT阵列面板的剖视图。图12A和图12B示出了图11A和图11B中示出的步骤之后的步骤，其中，图12A是沿着线VIIa-VIIa′截取的图6中示出的TFT阵列面板的剖视图，图12B是沿着线VIIb-VIIb′截取的图6中示出的TFT阵列面板的剖视图。
参照图3、图4A和图4B，优选地由金属制成的导电层通过溅射等方法沉积在优选地由透明玻璃制成的绝缘基底110上。导电层的厚度可为大约1500-5000。然后，导电层经过光刻和蚀刻来形成包括栅极124和端部129的多条栅极线121。突出部分127也通过导电层形成。
参照图5A和图5B，通过CVD顺序地沉积栅极绝缘层140、本征a-Si层150以及非本征a-Si层160。优选地，栅极绝缘层140由硅氮化物制成并且厚度为大约2000-5000。优选地，栅极绝缘层140的沉积温度在大约250-450℃的范围内。
然后，通过溅射等方法沉积优选地由金属制成的导电层170，厚度为大于1-2微米的光阻剂膜40涂覆在导电层170上。
光阻剂膜40通过光掩模(未示出)暴露在光中并且显影，显影的光阻剂膜具有取决于位置的厚度。为了减小厚度，图5A和图5B中示出的光阻剂包括多个第一部分至第三部分。位于导线区A上的光阻剂的第一部分和位于沟道区B上的第二部分分别用标号42和44表示。由于光阻剂的第三部分的厚度基本为零并暴露下面的部分导电层170，所以没有标号表示位于剩余区C上的光阻剂的第三部分。第二部分44和第一部分42的厚度比根据下面工艺步骤中的工艺条件来调节。优选地，第二部分44的厚度等于或小于第一部分42的厚度的一半，具体地讲，等于或小于4000。
光阻剂的取决于位置的厚度通过几种技术获得，例如，通过在曝光掩模上设置半透明区和透光区以及阻光不透明区来获得。半透明区可具有缝状图案、格子图案或具有中间透射率或中间厚度的薄膜。当采用缝状图案时，优选地，缝的宽度或缝之间的距离小于用于光刻的曝光机的分辨率。另一个例子是采用可回流的光阻剂。具体地讲，一旦通过利用仅具有透明区和不透明区的通常的曝光掩模形成了由可回流材料制成的光阻剂图案，则光阻剂经过回流工艺流到没有光阻剂的区域上，从而形成薄的部分。
光阻剂42和44的不同厚度使得在采用适宜的工艺条件时能选择性地蚀刻下面的层。因此，通过一系列的蚀刻步骤获得如图6、图7A和图7B中示出的包括源极173和端部179的多条数据线171、多个漏极175、多个存储电容器导体177、包括突出部分163的多个欧姆接触条161、多个欧姆接触岛165和167、包括突出部分154的多个半导体条151以及多个半导体岛157。
为了便于描述，导线区A上的导电层170、非本征a-Si层160以及本征a-Si层150的部分被表示为第一部分。沟道区B上的导电层170、非本征a-Si层160和本征a-Si层150的部分被表示为第二部分，剩余区C上的导电层170、非本征a-Si层160和本征a-Si层150的部分被表示为第三部分。
形成这种结构的示例性顺序如下：
(1)去除剩余区C上的导电层170、非本征a-Si层160以及本征a-Si层150的第三部分；
(2)去除光阻剂的第二部分44；
(3)去除沟道区B上的导电层170和非本征a-Si层160的第二部分；
(4)去除光阻剂的第一部分42。
另一个示例性顺序如下：
(1)去除导电层170的第三部分；
(2)去除光阻剂的第二部分44；
(3)去除非本征a-Si层160和本征a-Si层150的第三部分；
(4)去除导电层170的第二部分；
(5)去除光阻剂的第一部分42；
(6)去除非本征a-Si层160的第二部分。
光阻剂的第二部分44的去除与非本征a-Si层160和本征a-Si层150的第三部分的去除同时执行或者单独执行光阻剂的第二部分44的去除。类似地，光阻剂的第一部分42的去除与非本征a-Si层160的去除同时执行或者单独执行光阻剂的第一部分42的去除。例如，SF6和HCl的气体混合物或者SF6和O2的气体混合物可以以基本相同的蚀刻比来蚀刻光阻剂和a-Si层150和160。
可通过灰化等方法去除在导电层170的表面上剩余的光阻剂的残留物。
参照图8A和图8B，沉积钝化层180并涂覆正光阻剂膜50。此后，光掩模60与基底110对齐。
光掩模60包括透明基底61和不透明阻光膜62，并且被分为透光区D和阻光区E。阻光膜62不位于透光区D上而是位于阻光区E上。阻光膜62存在于宽度比阻光区E上的预定值更宽的宽区中。如图8B中所示，透光区D位于栅极线121的端部129、数据线171的端部179、被栅极线121和数据线171包围的区域以及存储电容器导体177和漏极175的部分上。阻光区E位于剩余的部分上。
光阻剂50通过光掩模60曝光并且显影，从而去除接收预定量的光的光阻剂50的部分。参照图9A和图9B，去除与透光区D对齐的光阻剂50的部分，余下与阻光区E对齐的光阻剂50的部分52。
为了保持漏极175的端部和栅极124之间的距离(未示出)或者存储电容器导体177的端部与栅极线的突出部分127之间的距离(a)，当在随后的工艺期间栅极绝缘层140底切时，底切的栅极绝缘层140的端部不位于栅极线121的端部后面。即，底切的栅极绝缘层140的端部在栅极124上面或者在栅极线的突出部分127上面。考虑到栅极线的栅极124或突出部分127以及漏极175或存储电容器导体177的工艺公差等，优选地，栅极绝缘层140的突出距离为大约6μm或者更大。
此外，为了保持剩余光阻剂膜52的端部和漏极175的端部之间的距离(未示出)或者剩余光阻剂膜52的端部和存储电容器导体177的端部之间的距离“b”，在去除钝化层180后，漏极175的部分以及存储电容器导体177向剩余光阻剂膜52之外突出。
如上所述，考虑到漏极124、存储电容器导体177和钝化层180的工艺公差以及下面的层漏极175和存储电容器导体177的底切等因素，优选地，突出距离“b”为大约7.5μm或者更大。
参照图10A和图10B，将光阻剂50的剩余部分52作为蚀刻掩模来蚀刻钝化层180和栅极绝缘层140，以形成分别暴露栅极线121的端部129、数据线171的端部179以及被栅极线121和数据线171包围的部分的多个接触孔181和182以及开口187。开口187暴露漏极175的部分(虽未在图10A中示出)以及存储电容器导体177。
此时，没有蚀刻剩余光阻剂膜52。由于各个层的蚀刻速度彼此不同，所以在剩余光阻剂膜52下面及在漏极175和存储电容器导体177下面产生底切。优选地，相对蚀刻速度如下：钝化层180＞漏极175和存储电容器导体177＞半导体层154和157以及欧姆接触层165和167＞栅极绝缘层140。
接着，如图11A和图11B所示，通过蚀刻去除漏极175的突出部分(未示出)或存储电容器导体177的突出部分。此时，可部分地蚀刻漏极175和存储电容器导体177下面的半导体层或欧姆接触层的部分。
当漏极175或存储电容器导体177的突出部分的蚀刻属于干蚀刻时，采用了Cl2/O2气体，且漏极175和存储电容器导体177的蚀刻速度相对比其它层的蚀刻速度快。
另外，当漏极175或存储电容器导体177的突出部分经历湿蚀刻时，其蚀刻速度总体上比干蚀刻的蚀刻速度快，蚀刻时间可根据漏极175和存储电容器导体177的蚀刻速度来调节。可选地，可用化学湿蚀刻来防止漏极175和存储电容器导体177的过度底切。
参照图12A和图12B，优选地由IZO、ITO或非晶ITO制成的导电膜90通过溅射等方法沉积。
导电膜90包括位于光阻剂52上的第一部分91和剩余的第二部分92。因为由光阻剂52的厚度导致的暴露的表面和光阻剂52的底部之间的高度差较大，所以导电膜的第一部分91和第二部分92彼此分开，从而至少部分地暴露光阻剂52的侧面。
然后，基底110被浸入显影剂溶液中，显影剂溶液通过光阻剂52的暴露的侧面渗透到光阻剂52中，以去除光阻剂52。此时，位于光阻剂52上的导电膜90的第一部分91在通常被称作“剥离(lift-off)”的工艺中与光阻剂52一起脱离。作为剥离的结果，仅留下导电膜90的第二部分92，从而形成如图1、图2A和图2B所示的多个像素电极190和多个接触辅助物81和82。
此时，为了防止因为由与像素电极190接触的面积增加而导致的分别在栅极线121和像素电极190之间以及漏极175或存储电容器导体177与像素电极190之间产生的电容差引起的图像质量劣化，优选地，漏极175和像素电极190的接触面积以及存储电容器导体177和像素电极190的接触面积尽可能的小。优选地，漏极175和像素电极190之间的接触面积或者存储电容器导体177和像素电极190之间的接触面积为大约80至120μm2，更优选地为大约100μm2。
根据实施例的制造TFT阵列面板的方法为利用光刻步骤来同时形成数据线171、漏极175、半导体151以及欧姆接触161和165。不需要形成像素电极190和接触辅助物81和82的单独的光刻步骤，从而简化了制造工艺。
由于去除了通过底切形成的漏极175或存储电容器导体177的突出部分，所以防止了由于底切导致的像素电极190和漏极175以及存储电容器导体177的断开。
此外，由于不用具有缝状图案的单独掩模来防止由于底切导致的断开，所以这里描述的工艺还降低了制造成本。
如上所述，像素电极以及连接漏极和像素电极的接触孔以一个光刻步骤形成。因此，不需要形成像素电极的单独的光刻步骤，从而缩短了制造时间并降低了制造成本。
另外，防止了像素电极和漏极或者像素电极和存储电容器导体的断开，而没有使用具有缝状图案的单独的掩模。
尽管上面已经详细描述了本发明的优选实施例，但是应该清楚地理解，对本领域的技术人员来说清楚的在这里教导的本发明构思的许多变形和/或修改仍落入由权利要求所限定的本发明的精神和范围内。
本申请要求2005年1月20日提交的第10-2005-0005306号韩国专利申请的优先权，其内容通过引用被完全包含于此。

Claims (20)

1、一种制造薄膜晶体管阵列面板的方法，所述方法包括：
在基底上形成栅极线；
在所述栅极线上形成第一绝缘层；
在所述第一绝缘层上形成半导体层；
在所述半导体层上形成数据线和漏极；
在所述数据线和所述漏极上沉积钝化层；
在所述钝化层上形成光阻剂；
将所述光阻剂作为掩模来蚀刻所述钝化层和所述第一绝缘层，以暴露所述漏极的部分和所述基底的至少一部分；
部分地去除所述漏极的暴露部分；
沉积导电膜；
去除所述光阻剂，以形成与所述漏极的所述暴露部分连接的像素电极。
2、如权利要求1所述的方法，其中，所述光阻剂通过使用包括阻光区和透光区的光掩模来形成。
3、如权利要求1所述的方法，其中，去除所述漏极的方法包括干蚀刻。
4、如权利要求3所述的方法，其中，利用含有Cl2/O2的气体去除所述漏极。
5、如权利要求1所述的方法，其中，去除所述漏极的方法包括湿蚀刻。
6、如权利要求1所述的方法，其中，所述漏极的所述暴露部分的长度至少为7.5μm。
7、如权利要求1所述的方法，其中，所述栅极线和所述漏极之间的距离至少为6μm。
8、如权利要求1所述的方法，其中，所述漏极的所述暴露部分的面积范围是80至120μm2。
9、如权利要求1所述的方法，其中，所述钝化层和所述第一绝缘层的所述蚀刻在所述钝化层和所述第一绝缘层下面产生底切区。
10、如权利要求1所述的方法，其中，形成所述数据线和所述漏极的工艺包括形成与所述栅极线的部分叠置的存储电容器导体的工艺。
11、如权利要求1所述的方法，还包括剥离在所述光阻剂上形成的所述导电膜。
12、如权利要求1所述的方法，其中，所述像素电极至少部分地与所述基底连接。
13、如权利要求1所述的方法，其中，所述钝化层和所述第一绝缘层的所述蚀刻包括：
形成暴露所述数据线的端部的第一接触孔；
形成通过所述第一接触孔与所述数据线的所述端部连接的第一接触辅助物。
14、如权利要求13所述的方法，其中，所述钝化层和所述第一绝缘层的所述蚀刻包括：
形成暴露所述栅极线的端部的第二接触孔；
形成通过所述第二接触孔与所述栅极线的所述端部连接的第二接触辅助物。
15、如权利要求14所述的方法，还包括与所述第一接触辅助物和所述第二接触辅助物一起形成所述像素电极。
16、如权利要求1所述的方法，其中，以一个光刻步骤形成所述半导体层、所述数据线和所述漏极。
17、一种薄膜晶体管阵列面板，包括：
栅极线，形成在基底上；
栅极绝缘层，形成在所述栅极线上；
半导体层，形成在所述栅极绝缘层上；
数据线、漏极和存储电容器导体，形成在所述半导体层上；
钝化层，形成在所述数据线、所述漏极的一部分以及所述存储电容器的一部分上；
像素电极，与未被所述钝化层覆盖的所述漏极连接，
其中，与所述栅极线相邻的所述像素电极的一部分与在其上没有形成所述钝化层的所述存储电容器导体连接。
18、如权利要求17所述的面板，其中，所述栅极线包括与所述存储电容器导体叠置的突出部分，所述像素电极的所述部分与所述栅极线的所述突出部分相邻。
19、如权利要求17所述的面板，其中，与所述像素电极连接的所述漏极或所述存储电容器导体的面积范围是80至120μm2。
20、如权利要求17所述的面板，其中，所述像素电极形成在所述基底的一部分上。
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