CN1790745A - 具有基于沟槽的源电极和栅电极的功率器件 - Google Patents

Abstract

功率半导体器件包括形成在半导体主体内的多个沟槽，每个沟槽包括一个或更多的形成于其中的电极。特别地，依据本发明的实施例，半导体器件的多个沟槽可包括一个或更多的栅电极，可包括一个或更多的栅电极或一个或更多的源电极，或可包括形成于其中的栅电极和源电极的组合。沟槽和电极在半导体主体内可具有不同的深度。

Description

具有基于沟槽的源电极和栅电极的功率器件

相关申请

本申请基于并要求了由Dev Alok Girdhar在2004年8月27日提出的、名称为“LOW VOLTAGE MOSFET”、美国临时申请号为No.60/605,340的优先权，在此通过参考引入其内容。

技术领域

本发明一般涉及半导体器件，更详细地，涉及沟槽型功率半导体器件。

背景技术

诸如功率MOSFETs的沟槽型功率半导体器件是众所周知的。如人们所知道的，设计这些器件的一个目的是在获得高的最大闭锁电压也被称为击穿电压的同时得到低的开态电阻。例如，参考图1A，其是来自于B.J.Baliga的美国专利6,649,975的图5的再现，示意了一个现有技术的功率MOSFET 100A。(注意，S.Sapp在美国专利6,710,403中描述了一个相似的器件)。MOSFET 100A包括半导体主体102，该半导体主体102具有形成在其内的多个交错的源沟槽和栅沟槽，诸如源沟槽132a/132b和栅沟槽122。半导体主体102包括第一导电类型(例如N-型)的高掺杂漏区104、具有相同导电类型的线性梯度掺杂浓度的漂移区106、与第一导电类型相反的第二导电类型(例如P-型)的沟道区108(也被称为主体区)和第一导电类型的源区110。

栅沟槽122在半导体主体102里延伸到沟道区108底部之下的一个深度并且在其中包括导电的栅电极124。栅电极124延伸超出沟道区之上及之下(extends above and below the channel region)，并且通过栅绝缘层126与半导体主体102绝缘，所述栅绝缘层126排列(lines)在栅沟槽的侧壁和底部上。

源沟槽132a/132b在半导体主体102的漂移区106内延伸到栅沟槽122底部下面的一个深度。在源沟槽里源电极134a/134b延伸到栅电极124底部下面的一个深度。源绝缘层136a/136b排列在源沟槽的侧壁和底部上，并且将源电极与漂移区106绝缘。

源接触140在半导体主体102的顶表面上形成并且电接触源区110和源电极134a/134b。源接触140也在第三维中沿着器件的上表面接触沟道区108。栅绝缘罩(gate insulation cap)128将栅电极124与源接触绝缘。漏接触142在半导体主体102的底表面上形成并且电接触漏区104。

当MOSFET 100A在开启状态下工作时，施加栅电压给栅电极124。当该电压达到阈值时，在沟道区108里沿着栅沟槽122的侧壁形成垂直的反型层(inversion-layer)沟道。这个反型层沟道具有与源区110和漂移区106相同的导电性。结果，电流在源电极140和漏电极142之间流动。

如Baliga所描述，当MOSFET 100A在关断状态时，源电极134a/134b帮助提高器件的击穿电压。具体地，当跨过漏接触和源接触施加反向电压时，作为反向偏置沟道漂移结的结果而形成耗尽层。因为源电极与源接触相接触，所以在这些电极上形成电压，该电压使耗尽层从沟道区推开/散布开并且更深地进入到漂移区，从而提高器件的闭锁电压。

特别地，考虑到更高掺杂的漂移区106，源电极也改善了器件的开态电阻。换句话说，源电极允许更高掺杂的漂移区来支持比其它可能更高的击穿电压。

现在参考图1B，其是来自于B.J.Baliga的美国专利5,673,898的图3的再现，示意了另一个现有技术的功率MOSFET 100B。器件100B具有与上述相似的半导体主体102，包括具有从沟道区108向漏区104增大的线性梯度掺杂浓度的漂移区106。栅沟槽，诸如沟槽150，在半导体主体内形成并且延伸到漂移区内的一个深度。在栅沟槽里设置栅电极152，并且通过栅绝缘层154与源区110、沟道区108和漂移区106绝缘。如图1B所示，栅绝缘层154在沟槽侧壁和栅电极之间具有不均匀的厚度，绝缘层沿着邻近漂移区的侧壁的部分与邻近沟道区的部分(此更薄的绝缘层帮助保持低的阈电压)相比要更厚。漏接触142在半导体主体底表面上沿着漏区104形成。源接触140在半导体主体102的顶表面上形成，电接触源区110。源接触140还在第三维中在器件的顶表面接触沟道区108。

如Baliga所描述，MOSFET 100B还改善了击穿电压和开态电阻。特别地，栅绝缘层沿漂移区的厚度增加通过防止在沟槽底拐角处的高电场聚集而提高器件的正向电压闭锁能力。此外，朝向漏区的漂移区掺杂的增大改善了器件的开态电阻，而朝向沟道区的漂移区掺杂的减少通过抑制穿过沟道区的透过性(reach-through)击穿的产生而提高器件的击穿电压。但是，器件100B可能具有大的栅-漏电荷(Qgd)，因此产生低的高频品质因数(high-frequency figure-of-merit，HFOM)。

现在参考图1C，其是来自于B.J.Baliga的美国专利5,998,833的图3的再现，示意了另一个现有技术的功率MOSFET 100C，其是器件100B的变体。器件100C具有与上述相似的半导体主体102，包括具有线性梯度掺杂浓度的漂移区106。沟槽，诸如沟槽160，在半导体主体内形成并且延伸到漂移区内的一个深度。在邻近沟道区108的沟槽上部中设置栅电极162，从而可以在开启状态期间形成反型层。在邻近漂移区106的沟道下部中设置源电极164。绝缘层166将栅电极和源电极相互绝缘，并且与源区110、沟道区108和漂移区106绝缘。如图1C所示，绝缘层166厚度不均匀，沿着邻近漂移区的沟槽侧壁和底部要更厚，从而防止在沟槽底拐角处的高电场聚集，与上面描述相似。漏接触142在半导体主体的底表面上沿着漏区104形成。源接触140在半导体主体102的顶表面上形成，电接触源区110。源接触140也在第三维接触源电极164和沟道区108(未示出)。

如Baliga所述，与器件100B相比，源电极164的包裹体(inclusion)提高了器件的击穿电压，与器件100A描述的源电极工作相似。此外，由于栅电极162尺寸减小，因此栅电荷(Qg)和栅-漏电荷(Qgd)减少，从而提高了高频品质因数。然而，与器件100B相比，器件100C的开态电阻更高。此外，难于在埋入的源电极164和源接触140之间形成接触。

一般来说，在如图1A、1B和1C所示的沟槽型功率半导体器件的其它器件特性中，期望进一步改善开态电阻和击穿电压。

发明内容

根据本发明的第一实施例，一种实例功率半导体器件包括半导体主体，该半导体主体具有高掺杂漏区、杂质浓度低于漏区的漂移区和高掺杂源区，它们每个都是第一导电类型的，以及设置在源区和漂移区之间的第二导电类型的沟道区。漂移区可以均匀掺杂或者从沟道区到漂移区以单调增大的方式掺杂，变化的掺杂改善了器件的击穿电压和开态电阻。

半导体器件还包括形成在半导体主体内的具有基本垂直的侧壁的多个栅沟槽和多个源沟槽。栅/源绝缘层排列在每个栅沟槽和源沟槽的侧壁和底部。在每个栅沟槽里有电绝缘(conductive insulated)的栅电极并且在每个源沟槽里有电绝缘的源电极，栅电极和源电极例如由导电多晶硅组成。栅沟槽和栅电极及源沟槽和源电极可以用交替的方式交错，并可以形成蜂窝状图案(cellular design)或条形图案(strip design)。值得注意的是，蜂窝状图案提高了源区和漂移区之间的电荷耦合，从而降低了器件的开态电阻。

根据本发明的该实施例，栅沟槽和源沟槽延伸到漂移区内部，例如，源沟槽延伸到比栅沟槽更大的深度。此外，源电极和栅电极向它们各自沟槽的底部延伸，源电极延伸到漂移区内部并且延伸到比栅电极更大的深度。

半导体器件还包括沿着半导体主体的底表面与漏区电接触的漏接触。器件还包括沿着半导体主体的顶表面并与源区接触的源接触，源接触还充填源沟槽的上部部分并且与源电极暴露的顶表面接触。值得注意的是，沟道区的蚀刻表面沿着源沟槽的上部露出。因此，源接触也沿着源沟槽的该上部与沟道区接触。

值得注意的是，当器件处于关闭状态时，器件的基于沟槽的源电极通过将耗尽区进一步推进漂移区而提供了提高的击穿电压。此外，通过使源接触沿着源沟槽的上部与沟道区接触，减小了器件的单元间距(cell pitch)。

根据本发明上面实施例的一种变化，源沟槽的侧壁可基本上沿着漂移区向内倾斜而不是垂直地向下延伸。当漂移区从沟道区向漏区下来时，这种倾斜使得漂移区在源沟槽之间的面积增大。结果，当漂移区从沟道区下来时，漂移区内的电荷增加，该增加的电荷改善了器件的开态电阻。

根据本发明上面实施例的另一种变化，当排列在源沟槽侧壁的源绝缘层从沟道区向下时，该绝缘层的厚度沿着漂移区的绝大(substantial)部分而变化/增加。绝缘层可以以倾斜(sloping)方式或台阶式(stepwise)方式增加厚度。作为绝缘层厚度变化的结果，当源电极沿漂移区下降时，该电极宽度减小并且远离源沟槽的侧壁(以倾斜方式或台阶式方式)。通过以这种方式改变/增加绝缘层的厚度，减小了源电极和漂移区之间的耦合。

根据本发明的第二实施例，一种实例功率半导体器件与上面描述的类似，包括半导体主体，该半导体主体具有形成在其中的基本上垂直侧壁的多个源沟槽和多个栅沟槽，沟槽的侧壁和底部排列有源/栅绝缘层。然而，根据本发明的该实施例，栅沟槽现在延伸到漂移区内，例如，延伸到与源沟槽相同的深度。在每个源沟槽内设置电绝缘的源电极并且在每个栅沟槽内设置电绝缘的栅电极。源电极向源沟槽的底部延伸到漂移区内。然而，根据本发明的该实施例，栅电极不向栅沟槽的底部延伸，特别地，延伸到比源电极更浅的深度。因此，在每个栅电极的底部和其各自栅沟槽的底部下面设置栅绝缘塞，由此填充间隙。

根据本发明上面实施例的另一种变化，不是每个栅沟槽包括栅电极下面的栅绝缘塞，而是每个栅沟槽包括设置在第一栅电极底部和栅沟槽底部之间的第二导电绝缘的栅电极。在栅沟槽内两个栅电极相互绝缘。第一栅电极与栅接触连接，第二栅电极可以浮置或者与栅电极连接。

根据本发明上面实施例的另一种变化，不是源沟槽和栅沟槽的侧壁基本上垂直，而是侧壁通过源区和沟道区并沿着漂移区向内倾斜。可选地，源沟槽和栅沟槽的侧壁基本上垂直通过源区和沟道区，由此缩短沟道区，其后沿着漂移区向内倾斜。与上面的描述相似，当漂移区从沟道区向下时，沟槽侧壁的这种倾斜使漂移区在栅沟槽和邻近源沟槽之间的面积增大。结果，漂移区内的电荷增加，改善了器件的开态电阻。

根据本发明上面实施例的另一种变化，当排列在源沟槽侧壁的源绝缘层从沟道区向下时，该绝缘层的厚度沿漂移区的绝大部分而改变/增加(以倾斜方式或台阶式方式)。与上面的描述相似，绝缘层厚度的改变导致源电极宽度减小并且在电极沿漂移区向下时离开源沟槽的侧壁，从而减小源电极和漂移区之间的耦合。

根据本发明上面实施例的另一种变化，不是每个源沟槽具有设置在其中的单个的源电极，而是每个源沟槽现在包括设置在其中的不同长度的多个源电极。具体地，对每个源沟槽来说，一个源电极沿着沟槽中心向沟槽底部延伸，与上面的描述相似。其余的源电极也沿每个源沟槽的侧壁延伸，邻近中心源电极。然而，这些其余的电极不向源沟槽的底部延伸，并特别地延伸到比中心源电极更浅的深度。例如，这些其余的源电极可以延伸到与栅电极相同的深度。源沟槽内的绝缘层将多个源电极相互绝缘并且与漂移区绝缘，绝缘层基本上沿漂移区具有增加的厚度。值得注意的是，源接触电接触源沟槽里的每个源电极。

根据本发明上面实施例的另一种变化，沿半导体器件的表面还形成多个肖特基(Schottky)接触，这样形成具有集成肖特基二极管的功率半导体器件。这里，源和栅沟槽及电极可以具有如上所述的任何形态。

根据本发明上面实施例的另一种变化，在半导体器件内还形成多个P-N二极管，例如生成具有交错排列的MOSFETs和P-N二极管的器件。在关闭状态时P-N二极管有助于防止器件的雪崩击穿。这里，源和栅沟槽及电极可以具有如上所述的任何形态。

根据本发明上面实施例的另一种变化，上述器件的源电极和/或栅电极可以延伸超出半导体主体的表面(形成突出(proud)电极)，这样减小了电极的电阻。栅电极和源电极的顶部还可以被硅化，由此形成硅化物接触，减小电极的薄层电阻。

根据本发明的一个实施例，上述实例半导体器件的源沟槽和栅沟槽的底部可以延伸到漂移区内，具体地，可以延伸到一个深度而使得部分漂移区延伸到沟槽的底部之下。这里，漂移区可以是均匀掺杂的或者向漏区以单调增大的方式掺杂。根据本发明的另一个实施例，上述实例器件的源沟槽和栅沟槽可以延伸到漏区内，这样在沟槽的底部下面就没有漂移区。根据本发明的另一个实施例，可以在漂移区和漏区之间设置第一导电类型的缓冲区以提高器件的击穿电压。这里，源沟槽和栅沟槽可以延伸到缓冲区上面的漂移区内或者可以延伸穿过漂移区并进入缓冲区内。

根据本发明的第三实施例，一种实例功率半导体器件与上面的描述类似，包括半导体主体，该半导体主体具有形成在其中的基本上垂直侧壁的多个源沟槽和栅沟槽，源沟槽和栅沟槽在漂移区内延伸到例如相同的深度。源沟槽和栅沟槽排列有绝缘层。此外，在每个源沟槽内设置电绝缘的源电极并且在每个栅沟槽内设置电绝缘的栅电极，电极例如延伸到漂移区内。然而，根据本发明的该实施例，源电极和栅电极延伸到基本上相同的深度，此外，不延伸到它们各自沟槽的底部。因此，在每个源电极的底部下设置源绝缘塞以填充间隙并且在每个栅电极的底部下设置栅绝缘塞以填充间隙。

与上述的本发明的第二实施例相似，该第三实施例的可选实施例包括具有基本上沿漂移区向内倾斜的源沟槽侧壁和栅沟槽侧壁的功率半导体器件，以增加漂移区内的电荷。类似地，可以沿器件表面形成多个肖特基接触，这样形成具有集成肖特基二极管的功率半导体器件。可选地，例如，在器件内形成多个P-N二极管，以生成MOSFETs和P-N二极管交错排列的器件。类似地，源电极和/或栅电极可以突出或者被硅化。而且，漂移区可以是均匀掺杂的或者以单调增大的方式掺杂或者增加缓冲区。此外，在漂移区、缓冲区和漏区内，源沟槽和栅沟槽可以具有不同的深度。

根据本发明的第四实施例，例如，一种实例功率半导体器件具有半导体主体，其中形成有多个交替的源沟槽和栅沟槽，它们从半导体主体的表面延伸穿过源区和沟道区进入漂移区。这里，源沟槽和栅沟槽延伸到相同的深度。每个栅沟槽排列有栅绝缘层并具有设置在其中的例如电绝缘的多晶硅栅电极。然而，不是源沟槽排列有绝缘层并具有形成在其内的多晶硅电极，而是在器件表面上的源接触金属填充源沟槽，在其中形成源电极。器件还包括沿源沟槽的下部侧壁和底部在漂移区内形成的第二导电类型的第一高掺杂注入区。这些注入区在栅沟槽的深度下面延伸显著的距离并且还横向地向彼此延伸。器件还包括在栅沟槽下面的漂移区内并在第一注入区之间形成的第一导电类型的第二掺杂注入区。值得注意的是，源电极与上面描述的基于沟槽的源电极类似地工作，为器件提供提高的击穿电压。

根据本发明的第五实施例，一种实例功率半导体器件具有半导体主体，在其中形成有多个交替的源接触沟槽和栅沟槽。源接触沟槽从半导体主体的表面延伸穿过源区进入沟道区，提供两个区域的蚀刻表面。施加到半导体主体的表面的源接触金属填充源接触沟槽，并且以这种方式既接触源区又接触沟道区。

例如，栅沟槽从半导体主体的表面延伸穿过源区和沟道区进入漂移区。每个栅沟槽沿沟槽的侧壁和底部排列有厚度不均匀的绝缘层，沿沟道区的绝缘层更薄而沿漂移区的更厚。栅电极设置在每个栅沟槽内并且在漂移区内例如向沟槽底部延伸。由于不均匀的绝缘层的结果，每个栅电极具有不同的宽度，邻近沟道区电极具有更宽的宽度，而邻近漂移区宽度更窄。

根据本发明上面实施例的一种变化，不是每个栅沟槽具有设置在其中的单个的栅电极，而是每个栅沟槽现在包括多个设置在其中的长度不同的栅电极。具体地，对每个栅沟槽来说，一个栅电极从沟槽中心向下朝沟槽底部延伸，与上面的描述相似。其余的栅电极，诸如两个，也沿每个栅沟槽的侧壁延伸，邻近中心栅电极和沟道区。然而，这些其余的电极不朝栅沟槽底部延伸，并特别地延伸到比中心栅电极更浅的深度。栅沟槽内的绝缘层将多个栅电极相互绝缘并且与半导体主体绝缘，绝缘层具有如上面描述的不同的厚度。栅沟槽内的每个栅电极与栅接触连接。

根据本发明的另一个实施例，一种实例功率半导体器件具有半导体主体，在其中形成有多个交替的源沟槽和栅沟槽，它们延伸到漂移区内，例如，延伸到相同的深度。每个栅沟槽沿着沟道区和漂移区排列有厚度不均匀的绝缘层，与上面的描述类似。在每个栅沟槽内设置宽度不均匀的栅电极，电极邻近沟道区宽度更宽，而邻近漂移区宽度更窄，与上面的描述类似。

根据本发明的一个实施例，与栅沟槽相似，每个源沟槽排列有厚度不均匀的绝缘层，绝缘层沿沟道区更薄而沿漂移区更厚。源电极设置在每个源沟槽内并且向源沟槽的底部延伸到与栅电极相同的深度。每个源电极具有与栅电极相似的变化宽度，源电极邻近沟道区宽度更宽而邻近漂移区宽度更窄。根据本发明的另一个实施例，沿源沟槽侧壁的绝缘层始终具有均匀的厚度并且沿沟道区和漂移区都相对较厚。从而，源电极也具有始终均匀的宽度并且沿沟道区和漂移区都相对较窄。

根据本发明的任一实施例，每个源电极接触源接触。此外，源接触也沿源沟槽的上部接触沟道区。

根据本发明上面实施例的一种变化，不是每个栅沟槽和每个源沟槽具有设置在其中的单个的栅电极或源电极，如刚才所述，现在每个栅沟槽包括不同长度的多个栅电极并且每个源电极包括不同长度的多个源电极。多个栅电极可以包括从栅沟槽的中心向下朝沟槽底部延伸的一个中心电极，并且还可以包括沿沟槽侧面邻近中心电极并邻近沟道区延伸的两个侧电极。然而，侧电极不向栅沟槽的底部延伸，并特别地延伸到比中心栅电极更浅的深度。栅沟槽内的绝缘层将多个栅电极相互绝缘并与半导体主体绝缘。栅沟槽内的每个栅电极与栅接触连接。

多个源电极与多个栅电极相似，可以包括从源沟槽中心向下朝沟槽底部延伸的一个中心电极，并且还可以包括沿沟槽侧面邻近中心电极延伸的两个侧电极，但延伸到比中心电极更浅的深度。中心源电极和中心栅电极以及侧源电极和侧栅电极的每一个可以分别延伸到相同的深度。源沟槽内的绝缘层将多个源电极相互绝缘并与漂移区绝缘。源沟槽内的每个源电极与源接触连接。

根据本发明的另一个实施例，一种实例功率半导体器件具有半导体主体，其中形成有多个交替的栅-源沟槽和多个源接触沟槽。沿器件顶表面的源接触金属穿过源接触沟槽接触源区和沟道区，与上面的描述相似。

例如，栅-源沟槽从半导体主体的表面延伸穿过源区和沟道区进入漂移区。在邻近沟道区的每个沟槽的上部内设置电绝缘的栅电极。此外，邻近漂移区并在栅电极下面设置电绝缘的源电极。每个栅电极与栅接触连接，并且每个源电极与源接触连接。

绝缘层排列在每个沟槽，并且具有不均匀的厚度，在栅电极和沟道区之间沿侧壁更薄，而在漂移区和源电极之间沿侧壁更厚。绝缘层还将源电极和栅电极相互绝缘。

根据本发明上面实施例的一种变化，一种实例半导体器件包括多个源接触沟槽和其中设置有栅电极和源电极的多个栅-源沟槽，与上面的描述相似。然而，这里，每个沟槽的源电极从器件的表面垂直地沿沟槽的中心往下延伸到漂移区内部，例如，朝向沟槽底部。此外，每个沟槽的栅电极现在被分成2个电极，例如，每个栅电极长度相同并且沿沟槽的相对侧面邻近源电极和沟道区向下延伸。然而，栅电极比源电极延伸到更浅的深度。此外，厚度不均匀的绝缘层排列在每个沟槽的侧壁和底部，并且将电极相互绝缘。

根据本发明的第六实施例，一种实例功率半导体器件具有其中形成有多个栅沟槽的半导体主体。例如，每个栅沟槽从半导体主体的表面延伸穿过源区和沟道区，进入漂移区。每个栅沟槽排列有绝缘层。每个栅沟槽内设置栅电极，然而，栅电极不延伸到沟槽的底部。因此，在每个栅电极的底部下面设置栅绝缘塞，由此填充间隙。

根据本发明上面实施例的一种变化，所有其它(every other)栅沟槽不包括栅电极，而是栅绝缘塞填充整个沟槽。根据本发明上面实施例的另一种变化，在漂移区内沿每个栅沟槽的侧壁形成第二导电类型的注入，所述栅沟槽完全用栅绝缘塞填充。

本发明的其他特征和优点将通过参考附图的本发明的以下描述而变得明显。

附图说明

图1A-1C示出了根据现有技术的沟槽型功率半导体器件的剖面图。

图2A示出了根据本发明实施例的实例功率半导体器件的剖面图，该器件包括比栅沟槽和栅电极延伸到更大深度的源沟槽和源电极。

图2B示出了图2A中所示的实例器件的替代实施例，该实例器件包括沿漂移区向内倾斜的源沟槽侧壁。

图2C和2D示出了图2A中显示的实例器件的替代实施例，该实例器件包括沿源沟槽侧壁的绝缘层，厚度沿漂移区增加。

图3A示出了根据本发明实施例的实例沟槽型功率半导体器件的剖面图，该器件包括延伸到相同深度的源沟槽和栅沟槽，以及延伸到比栅电极更大深度的源电极。

图3B示出了图3A中所示的实例器件的替代实施例，该实例器件包括沿源沟槽侧壁的绝缘层，厚度沿漂移区增加。

图3C和3D示出了图3A中所示的实例器件的替代实施例，该实例器件在每个栅沟槽里包括多个栅电极。

图3E示出了图3A中所示的实例器件的替代实施例，该实例器件具有沿源沟槽回蚀的源区和沟道区。

图3F-3I示出了图3A中所示的实例器件的替代实施例，该实例器件具有不同掺杂浓度的半导体主体和在半导体主体内不同深度的源沟槽和栅沟槽。

图3J和3K示出了图3A中所示的实例器件的替代实施例，该实例器件的源沟槽和栅沟槽的侧壁沿漂移区向内倾斜。

图3L和3M示出了图3A中所示的实例器件的替代实施例，该实例器件具有沿源沟槽侧壁的绝缘层，厚度沿漂移区增加。

图3N示出了图3A中所示的实例器件的替代实施例，该实例器件在每个源沟槽中包括多个源电极。

图3O和3P示出了图3A中所示的实例器件的替代实施例，该实例器件还包括多个集成肖特基接触。

图3Q示出了图3A中所示的实例器件的替代实施例，该实例器件还包括多个P-N二极管。

图3R示出了图3A中所示的实例器件的替代实施例，该实例器件包括突出的源电极和栅电极。

图4A示出了依据本发明实施例的实例沟槽型功率半导体器件的剖视图，该器件包括延伸到相似深度的源沟槽和栅沟槽以及延伸到相似深度的源电极和栅电极。

图4B示出了图4A中所示的实例器件的替代实施例，该实例器件具有沿源沟槽回蚀的源区和沟道区。

图4C-4F示出了图4A中所示的实例器件的替代实施例，该实例器件具有不同掺杂浓度的半导体主体和在半导体主体内不同深度的源沟槽和栅沟槽。

图4G和4H示出了图4A中所示的实例器件的替代实施例，该实例器件的源沟槽和栅沟槽的侧壁沿漂移区向内倾斜。

图4I和4J示出了图4A中所示的实例器件的替代实施例，该实例器件还包括多个集成肖特基接触。

图4K示出了图4A中所示的实例器件的替代实施例，该实例器件还包括多个P-N二极管。

图4L示出了图4A中所示的实例器件的替代实施例，该实例器件包括突出的源电极和栅电极。

图5示出了依据本发明另一实施例的实例沟槽型功率半导体器件的剖视图，该器件包括具有由源接触金属形成的源电极的源沟槽。

图6A示出了依据本发明另一实施例的实例功率半导体器件的剖视图，该器件包括每个都具有不同宽度的栅电极的栅沟槽。

图6B示出了图6A中所示的实例器件的替代实施例，该实例器件在每个栅沟槽内具有多个栅电极。

图6C示出了依据本发明另一实施例的实例功率半导体器件的剖视图，该器件包括延伸到相似深度的源沟槽和栅沟槽以及源电极和栅电极，每个沟槽中的源电极和栅电极具有不同宽度。

图6D示出了图6B中所示的实例器件的替代实施例，该实例器件现在具有细的且宽度均匀的源电极。

图6E示出了图6B中所示的实例器件的替代实施例，该实例器件在每个栅沟槽内具有多个栅电极并在每个源沟槽内具有多个源电极。

图6F和6G示出了依据本发明实施例的实例功率半导体器件的剖视图，该器件包括其中既形成有栅电极又形成有源电极的沟槽。

图7A示出了依据本发明实施例的实例功率半导体器件的剖视图，该器件包括其中具有栅电极的多个栅沟槽。

图7B和7C示出了图7A中所示的实例器件的替代实施例。

具体实施方式

参照图2A，示出了依据本发明实施例的实例功率半导体器件200A的一部分的横截面(注意，下面描述的图2A和其它图不是按比例绘制的)。器件200A包括半导体主体202，该半导体主体202具有形成在其上的第一导电类型(例如，N型)的高掺杂漏区204和相同导电类型但杂质浓度更低的漂移区206。在漂移区206上形成沟道区208。沟道区208具有与第一导电类型相反的第二导电类型(例如，P型)。沿半导体主体202的表面并在沟道区208上形成第一导电类型(例如，N型)的高掺杂源区210。

依据本发明的实施例，漂移区206到处是均匀掺杂的。依据本发明的另一实施例，漂移区206中的掺杂从沟道区208向漏区204单调增加。通过抑制透过性击穿的发生，漂移区沿沟道区连接处(junction)的较低掺杂提高了器件200A的击穿电压，而漂移区向漏区连接处的增加掺杂降低了器件的开态电阻。

半导体器件200A进一步包括多个基于沟槽的栅电极，诸如基于沟槽的栅电极220，以及多个基于沟槽的源电极，诸如基于沟槽的源电极230a和230b，其中以交错/交替的方式来布置基于沟槽的栅电极和基于沟槽的源电极。虽然也可使用带状图案，但优选地以蜂窝状图案(例如，六边形或矩形)来形成器件200A的基于沟槽的栅电极和基于沟槽的源电极。特别地，蜂窝状图案增强了源区210和漂移区206之间的电荷耦合，因此降低了开态电阻。

基于沟槽的栅电极220包括栅沟槽222和电绝缘的栅电极224。例如，栅沟槽222从半导体主体202的顶表面延伸，通过源区210和沟道区208，进入漂移区206。在栅沟槽222内布置栅电极224，该栅电极224例如由导电多晶硅构成。栅电极224可凹进半导体主体202的顶表面下面并且延伸超出沟道区208的顶表面之上和底表面之下。

栅绝缘层226排列在栅沟槽220侧壁和底部，由此将栅电极224和源区、沟道区以及漂移区绝缘。例如，可用二氧化硅来形成栅绝缘层226。优选地，栅绝缘层226沿栅沟槽220的底部比沿沟槽的侧壁厚，因此有助于提高器件的击穿电压。例如，栅绝缘罩228覆盖栅电极224的顶部并填充栅沟槽220的剩余部分，该栅绝缘罩228将栅电极和源接触240绝缘。如图所示，栅绝缘罩228可在半导体主体202的顶表面上延伸并横向地覆盖源区210的顶表面的一部分。

基于沟槽的源电极230a与230b分别包括源沟槽232a与232b和电绝缘的源电极236a与236b。源沟槽230a/230b从半导体主体202的顶表面，通过源区210和沟道区208，进入漂移区206，延伸到栅沟槽222底部下面的深度。源电极234a/234b设置在源沟槽232a/232b内并且例如由导电多晶硅构成。如图2A所示，源电极可凹进到半导体主体202的顶表面下面，并且特别地，可凹进到沟道区208的顶表面下面。依据本发明的该实施例，源电极向源沟槽的底部沿漂移区延伸到超出栅电极224底部的一个深度。

例如可由二氧化硅形成的源绝缘层236a和236b排列在源沟槽232a/232b的部分侧壁和底部上，由此将电极和漂移区206绝缘。然而，依据本发明的该实施例，源绝缘层236a/236b并未沿蚀刻的源区210和部分蚀刻的沟道区208排列在沟槽侧壁。

半导体器件200A进一步包括沿半导体主体202的底表面的漏接触242和沿半导体主体202的顶表面的源接触240。漏接触242与漏区204电接触。源接触240填充源沟槽232a/232b的上部并在栅绝缘罩228和露出的顶表面源区210上延伸。从而，源接触240接触源电极234a/234b的上表面，沿沟道区208和源区210的形成源沟槽侧壁的蚀刻表面接触沟道区208和源区210，并沿源区210暴露的顶表面接触源区210，由此电连接/短路源电极、沟道区和源区。如上面所示，栅绝缘罩228将栅电极224和源接触绝缘。

特别地，基于沟槽的源电极230a和230b通过在器件处于关闭状态时将耗尽区进一步推进漂移区，而给器件200A提供提高的击穿电压。此外，通过使源接触240沿源沟槽的蚀刻侧壁接触沟道区208，减少了器件200A的单元间距。例如，器件200A可具有1.4-2.0um间的单元间距。

一般地，本领域中已知的制造步骤可用来形成器件200A。特别地，应当注意，因为源沟槽232a/232b和栅沟槽222具有不同的深度，所以必须在不同的步骤期间蚀刻沟槽，因此需要中间的掩模步骤。

现在参照图2B，示出了依据本发明实施例的实例半导体器件200B。器件200B和器件200A相似。然而，现在沟槽的侧壁基本上沿漂移区206向内倾斜，而不是源沟槽232a/232b的侧壁基本上垂直。特别地，如图2B所示，例如，源沟槽232a/232b可以沿源区210和部分沟道区208是垂直的，其后可基本上沿漂移区206向内倾斜。当漂移区离开沟道区208朝漏区204向下时，这种倾斜使漂移区206在源沟槽之间的面积增加。结果，当漂移区离开沟道区向下时，漂移区内的电荷增加，该增加的电荷改善了器件的开态电阻。依照本发明的该实施例并且如图2B所示，源绝缘层236a/236b和源电极234a/234b也随沟槽的侧壁向内倾斜，当源电极在沟槽内沿漂移区延伸时源电极因此减小了宽度。

现在参照图2C，示出了依据本发明实施例的实例半导体器件200C。器件200C和器件200A相似。然而，现在源绝缘层的厚度变化/增加，特别是沿漂移区的绝大部分，而不是源绝缘层236a/236b沿源沟槽232a/232b的侧壁具有基本均匀的厚度。具体地，如图2C所示，当绝缘层沿漂移区离开沟道区208向下时，源绝缘层236a/236b的侧壁厚度向内倾斜，因此增加了厚度。结果，当源电极234a/234b离开沟道区208向下时，源电极234a/234b也向内倾斜并离开沟槽的侧壁，因此减小了电极宽度。特别地，通过变化/增加绝缘层厚度，源电极和漂移区206之间的耦合降低。

现在参照图2D，示出了依据本发明实施例的实例半导体器件200D。半导体器件200D和器件200C的相似之处在于，源绝缘层236a/236b基本沿漂移区206具有变化/增大的厚度，从而帮助减小源电极234a/234b和漂移区之间的耦合。具体地，依据本发明的该实施例并如图2D所示，现在当源绝缘层236a/236b离开沟道区208向下并沿漂移区向下时，源绝缘层236a/236b以台阶式(step-wise)的方式增加厚度。注意，图2D示出了源绝缘层236a/236b的两个不同厚度。但是，可增加不同厚度的数目。通过使侧壁源绝缘层的厚度向内移动(stepping)，当源电极234a/234b沿漂移区朝沟槽的底部向下时，源电极234a/234b也向内移动并离开沟槽的侧面。结果，源电极以台阶式的方式减小了宽度。因此，减小了源电极和漂移区之间的耦合。

通常要注意，可均匀地掺杂或以单调增加的方式掺杂图2B-2D中所示的每个实例实施例的漂移区206，类似于上面描述的器件200A。

现在参照图3A，示出了依据本发明实施例的实例半导体器件300A。器件300A包括与半导体主体202相似的半导体主体302。特别地，半导体主体302包括高掺杂漏区304、漂移区306和高掺杂源区310，每个都是第一导电类型的，以及与第一导电类型相反的第二导电类型的沟道区308。依据本发明的该实施例，漂移区306是均匀掺杂的并且具有低于漏区304的杂质浓度。

半导体器件300A还包括多个基于沟槽的栅电极，诸如基于沟槽的栅电极320，其以交替的方式与多个基于沟槽的源电极交错，诸如基于沟槽的源电极330a和330b。虽然也可使用带状图案，但是，优选地以蜂窝式图案(例如，六边形或矩形)来形成基于沟槽的栅电极和基于沟槽的源电极。

例如，基于沟槽的源电极330a/330b与器件200A中描述的基于沟槽的源电极230a/230b相似。特别地，基于沟槽的源电极包括延伸进入漂移区306到达沟道区308底部之下一深度的源沟槽332a和332b。在源沟槽332a/332b内分别是电绝缘的源电极336a和336b。源电极可凹进半导体主体302的顶表面之下，并且特别地，凹进沟道区308的顶表面之下。如图3A所示，源电极延伸超出沟道区的底部并沿漂移区向源沟槽的底部延伸，并且特别地，可延伸至半导体主体的顶表面之下例如大约1.3um的深度。源绝缘层336a/336b排列在源沟槽332a/332b的一部分侧壁和底部上，暴露出沿蚀刻的源区310和一部分蚀刻的沟道区308的沟槽侧壁。

基于沟槽的栅电极320包括栅沟槽322和电绝缘的栅电极324。依据本发明的该实施例，栅沟槽322从半导体主体302的顶表面通过源区310和沟道区308延伸进入漂移区306，基本到达与源沟槽332a/332b相同的深度。栅电极324设置在栅沟槽322内。该电极可凹进半导体主体302的顶表面之下并且延伸超出沟道区308的顶表面之上和底表面之下。依据本发明的该实施例，栅电极不延伸到栅沟槽322的底部并且不延伸到与源电极336a/336b相同的深度。例如，如图3A所示，栅电极可延伸到半导体主体302的顶表面之下0.5um的深度并可比源电极334a/334b浅大约0.8um。

栅绝缘层326排列在栅沟槽320的侧壁和底部，由此将栅电极与源区、沟道区以及漂移区绝缘。优选地，源绝缘层336a/336b的侧壁厚度，尤其是朝向源沟槽底部的，比栅绝缘层326的侧壁厚度厚。依据本发明的该实施例，栅绝缘塞327填充栅电极底部下面的空隙/间隙。栅绝缘罩328覆盖栅电极的顶部并填充栅沟槽322的剩余部分，该栅绝缘罩328将栅电极与源接触340绝缘。该罩可在半导体主体302的顶表面的上面延伸并横向地覆盖源区310的一部分顶表面。

半导体器件300A还包括与漏区304电接触的漏接触342和沿半导体主体302的顶表面的源接触340。源接触340填充源沟槽332a/332b的上部并电接触源电极334a/334b、沟道区308和源区310，与上述器件200A相似。

一般地，可使用本领域中已知的制造步骤来形成器件300A。特别地，应当注意，因为源沟槽332a/332b和栅沟槽322是相同的深度，所以可同时蚀刻沟槽，因此需要更少的掩模步骤并在这方面简化了器件300A的制造。另外，源绝缘层336a/336b和栅绝缘层326可同时形成。此外，可同时在源沟槽和栅沟槽中填充形成源电极334a/334b和栅电极324的多晶硅。

现在参照图3B，示出了依据本发明实施例的实例半导体器件300B。器件300B和器件300A相似并具有和上面描述的器件200D相似的结构。特别地，现在当源绝缘层336a/336b沿漂移区向沟槽的底部向下时，源绝缘层以台阶式的方式增加厚度，而不是源绝缘层336a/336b沿漂移区沿源沟槽332a/332b侧壁具有基本均匀的厚度。如图3B所示，例如，源绝缘层336a/336b沿沟槽侧壁到距栅电极324底部一大约深度可具有不变的厚度，其后以台阶式的方式增加厚度。注意图3B示出了源绝缘层336a/336b的两个不同厚度。但是，不同厚度的数目可比二多。类似于对200D的描述，通过使侧壁绝缘层的厚度向内移动，当源电极334a/334b沿漂移区朝沟槽的底部向下时，源电极334a/334b也向内移动并离开沟槽的侧壁，因此减小了电极宽度。结果，减小了源电极和漂移区306之间的耦合。

现在参照图3C，示出了依据本发明实施例的实例半导体器件300C。器件300C和器件300A相似，并特别包括延伸到与源沟槽332a/332b相同深度的栅沟槽322并且包括排列在栅沟槽的底部和侧壁的栅绝缘层326。然而，依据本发明的该实施例，栅沟槽322不包括栅绝缘塞327，而是包括布置在电绝缘的栅电极324下面的浮动栅电极321。浮动栅电极321例如可由导电多晶硅构成，并向栅沟槽的底部延伸至例如与源电极334a/334b相同的深度。如图所示，栅绝缘层326在栅电极324和321之间延伸，因此将这两个栅电极互相隔离。依据本发明的该实施例，栅电极324连接到器件的栅接触(未在图中显示)。然而，浮动栅电极321浮置，不和栅接触连接。

现在参照图3D，示出了依据本发明实施例的实例半导体器件300D。器件300D和器件300C相似，并在栅沟槽322内包括第一栅电极324和布置在栅电极324下面的第二栅电极325。栅电极324和325与上面描述的相似。然而，栅电极325和器件的栅接触连接而不使第二栅电极浮置。注意，绝缘层326继续(continues to)在两个栅电极之间延伸，由此隔离沟槽322内的栅电极。

现在参照图3E，示出了依据本发明实施例的实例半导体器件300E。器件300E和器件300A相似，但现在包括回蚀的源区310和回蚀的漂移区308。具体地，依据本发明的该实施例，源沟槽332a/332b延伸进入漂移区306到达沟道区308底部下面的一深度，并可延伸至例如半导体主体302的顶表面下面1.0-2.1um的深度。如图3E所示，现在源区310和沟道区308的一部分(如箭头333a和333b所指)从源沟槽332a/332b的侧壁回蚀。导电源电极336a/336b可凹进半导体主体顶表面的下面，并特别地可凹进至与沟道区308的顶部蚀刻表面大致水平的深度。如图3D所示，源电极沿漂移区延伸，并可延伸至例如在半导体主体的顶表面下面0.9-1.8um之间的深度，并可延伸至例如源沟槽底部的0.1-0.3um内。源绝缘层336a/336b继续排列在源沟槽的侧壁和底部，将源电极和漂移区306绝缘。

栅沟槽322和栅电极324与上面描述的器件300A相似。特别地，依据本发明的该实施例，栅电极可延伸至例如半导体主体302的顶表面之下0.4-0.8um的深度，并例如可比源电极334a/334b浅0.5-1.0um。栅绝缘层326继续排列在栅沟槽320的侧壁和底部。栅绝缘塞327填充栅电极底部下面的空隙/间隙且栅绝缘罩328覆盖栅电极的顶部，填充了栅沟槽的剩余部分。栅绝缘罩328可继续在半导体主体302的顶表面上延伸并且特别地，现在可基本上横向覆盖源区310的全部顶表面。

漏接触342电接触漏区304。源接触340覆盖半导体主体302的顶表面并且填充源沟槽332a/332b的上部部分，并且现在也填充了源区和沟道区的回蚀区域333a和333b。因此，源接触340现在电接触源区310的回蚀侧表面和沟道区308的回蚀侧表面和顶表面，由此电连接源电极、沟道区和源区。

注意，如器件300E中描述的蚀刻的源区和沟道区的使用也适用于图3C和图3D中所示的本发明实施例。

现在参照图3F，示出了依据本发明实施例的实例半导体器件300F。器件300F与器件300E相似。然而，依据本发明的该实施例，现在源沟槽332a/332b和栅沟槽322延伸通过漂移区306并进入漏区304，以致于在沟槽的底部之下没有漂移区。为了使源沟槽和栅沟槽延伸进入漏区304，可改变漂移区306的深度(例如，同时也可能改变漏区304的深度)或可改变源沟槽332a/332b和栅沟槽322的深度。可选地，可既改变漂移/漏区的深度又改变沟槽的深度。

注意，源沟槽和栅沟槽延伸进入漏区也适用于图3A-3D中所示的本发明的实施例。

现在参照图3G，示出了依据本发明实施例的实例半导体器件300G。器件300G与器件300E相似。然而，这里，在漏区和漂移区之间外延生长与漏区304和漂移区306(例如，N型)相同导电性(即第一导电类型)的缓冲区307。缓冲区307具有低于漏区304并高于漂移区306的杂质浓度。通过增加缓冲区307，改善了器件的雪崩性能，因此提高了击穿电压。注意，缓冲区307并不明显地增大器件的开态电阻。

依据本发明的该实施例，源沟槽332a/332b和栅沟槽322延伸进入漂移区306但并不进入缓冲区307。因此，漂移区306的一部分保持在沟槽底部的下面。沟槽底部和缓冲区顶部之间的特定距离并不要求并可随设计的目的而变化。

注意，增加缓冲区307也适用于图3A-3D中所示的本发明的实施例。

现在参照图3H，示出了依据本发明实施例的实例半导体器件300H。器件300H与器件300G相似，然而这里，源沟槽332a/332b和栅沟槽322现在延伸通过漂移区306并进入缓冲区307，以致于在沟槽的底部之下没有漂移区。为了源沟槽332a/332b和栅沟槽322延伸进入缓冲区307，可改变漂移区306的深度(例如，同时也可能改变缓冲区307的深度)或可改变源沟槽和栅沟槽的深度。可选地，可既改变漂移/缓冲区的深度又改变沟槽的深度。

注意，增加缓冲区307以及源沟槽和栅沟槽延伸进入该区域也适用于图3A-3D中所示的本发明的实施例。

现在参照图3I，示出了依据本发明实施例的实例半导体器件300I。器件300I与器件300E相似。然而，依据本发明的该实施例，漂移区306不是均匀掺杂的。而是，掺杂从沟道区308到漏区304单调增加，如上所述，改善了器件的击穿电压和开态电阻。这里，源沟槽332a/332b和栅沟槽322在半导体主体302内延伸至不超出漂移区的深度。

注意，使用不均匀掺杂的漂移区也适用于在图3A-3D中所示的本发明的实施例。

现在参照图3J，示出了依据本发明实施例的实例半导体器件300J。器件300J和器件300G相似，然而，和器件300G的垂直沟槽侧壁不同，现在源沟槽332a/332b和栅沟槽322的侧壁向内倾斜，特别通过漂移区。具体地，如图3J所示，源沟槽332a/332b和栅沟槽322的侧壁从半导体主体302的表面延伸，并朝向沟槽的底部向内倾斜通过源区310、沟道区308并进入漂移区306(注意并未回蚀源区和沟道区)。结果，当漂移区离开沟道区308向下时，漂移区306在栅沟槽322和邻近源沟槽332a/332b之间的面积增加了。与上述器件200B相似，当漂移区离开沟道区向下时，漂移区增加的面积使漂移区内的电荷增加，该增加的电荷改善了器件的开态电阻。

依据本发明的该实施例，源绝缘层336a/336b、栅绝缘层326、栅绝缘塞327和源电极与栅电极334a/334b/324也随沟槽的侧壁向内倾斜，由此源电极和栅电极沿其长度减小了宽度。

注意，器件300J的半导体主体302和源/栅沟槽的深度并不限于图3J中所示的形式，并且器件的半导体主体和沟槽深度也可和例如图3E、3F、3H和3I中所示的实施例类似。

现在参照图3K，示出了依据本发明实施例的实例半导体器件300K。器件300K与器件300J的相似之处在于，源沟槽332a/332b和栅沟槽322的侧壁基本上沿漂移区306向内倾斜，因此增加了在源沟槽和栅沟槽之间的漂移区面积并导致了沿漂移区的电荷增加。然而，依据本发明的该实施例，例如，源沟槽332a/332b和栅沟槽322的侧壁现在以基本上垂直的角度从半导体主体302的表面延伸，通过源区310和沟道区308并可能进入漂移区306。其后，沟槽的侧壁朝沟槽的底部基本上沿漂移区向内倾斜，因此增加了漂移区的面积。特别地，使沟槽的侧壁垂直向下通过沟道区308而不是以倾斜的角度，如在器件300J中，确保了沟道区尽可能短，同时由于扩大的漂移区也可以改善开态电阻。

依据本发明的该实施例，源沟槽332a/332b和栅沟槽322可具有从半导体主体的顶表面例如大约1.6um的深度。另外，可形成栅沟槽和栅电极324，使得栅电极仅延伸通过栅沟槽的垂直部分(由此具有垂直的壁)并可延伸至半导体主体的顶表面之下例如0.8um的深度。可形成源沟槽332a/332b和源电极334a/334b使得源电极的侧壁基本上垂直地通过栅电极的深度且其后随倾斜沟槽的轮廓(contour)向内倾斜。

依据用于器件300K的实例制造工艺，用两个步骤形成源沟槽和栅沟槽。在第一步骤期间，使用化学蚀刻工艺形成每个沟槽的顶部部分，由此产生大约90°的侧壁角度。在第二步骤期间，使用蚀刻配方(recipe)形成每个沟槽的底部部分，由此产生倾斜的侧壁。

注意，器件300K的半导体主体302和源/栅沟槽深度并不限于图3K中所示的形式，并且器件的半导体主体和沟槽深度也可和例如图3A、3E、3F、3H和3I中所示的实施例类似。

现在参照图3L，示出了依据本发明实施例的实例半导体器件300L。器件300L与器件300G相似，并具有和上面描述的器件200C有些相似的结构。特别地，源绝缘层336a/336b现在沿漂移区朝沟槽的底部以倾斜式(slope-wise)的方式增加厚度，而不是源绝缘层336a/336b沿漂移区沿源沟槽332a/332b的侧壁具有基本上均匀的厚度。结果，源电极334a/334b也基本上沿漂移区向内倾斜并离开沟槽侧壁，由此减小了宽度。如上面对器件200C的描述，通过使源电极334a/334b随增加的绝缘层厚度倾斜离开沟槽侧壁，减小了源电极和漂移区306之间的耦合。

特别地，如图3L所示，例如源绝缘层336a/336b可沿沟槽侧壁到距栅电极324底部一大约深度具有基本上均匀的厚度。其后源绝缘层基本上沿漂移区朝沟槽的底部增加厚度。结果，例如，源电极334a/334b的侧壁可基本上垂直通过栅电极的深度，并且其后朝沟槽的底部向内倾斜并离开沟槽的侧壁。

注意，器件300L的半导体主体302和源/栅沟槽的深度并不限于图3L中所示的形式，并且器件的半导体主体和沟槽的深度也可和例如图3A、3E、3F、3H和3I中所示的实施例类似。

现在参照图3M，示出了依据本发明实施例的半导体器件300M。器件300M与器件300L相似(并具有与器件200D和300B有些相似的结构)之处在于，源绝缘层336a/336b基本上沿漂移区具有变化/增大的厚度从而有助于减小源电极334a/334b和漂移区306之间的耦合。具体地，依据本发明的该实施例并如图3M所示，例如，源绝缘层336a/336b沿源沟槽的侧壁到距栅电极324底部一大约深度具有基本均匀的厚度。其后，源绝缘层可沿漂移区朝沟槽的底部以台阶式的方式增加厚度。结果，例如，源电极334a/334b的侧壁可基本上垂直地通过栅电极的深度，并且其后沿漂移区向内移动并离开沟槽的侧壁。注意，图3J示出了源绝缘层336a/336b的三个不同厚度。但是，不同厚度的数目可少于三个或多于三个。

注意，器件300M的半导体主体302和源/栅沟槽的深度并不限于图3M中所示的形式，并且器件的半导体主体和沟槽的深度也可和例如图3E、3F、3H和3I中所示的实施例类似。

现在参照图3N，示出了依据本发明实施例的实例半导体器件300N。器件300N与器件300G相似。然而，依据本发明的该实施例，每个基于沟槽的源电极330a/330b现在包括不同长度的多个源电极，包括源电极338a/338b和源电极339a/339b，每个都布置在源沟槽332a/332b之内。

具体地，依据本发明的该实施例，源沟槽332a/332b可延伸至半导体主体302的顶表面之下例如1.0-2.1um之间，并可具有例如0.2um到0.3um之间的半宽度。源电极338a/338b沿源沟槽的中心往下延伸并通过漂移区，而源电极339a/339b沿源沟槽的侧面往下延伸并邻接源电极338a/338b。源电极338a/338b和339a/339b可凹进半导体主体302顶表面的下面，例如，可凹进至与沟道区308的顶部蚀刻表面大致水平的深度。源电极338a/338b可延伸至例如半导体主体的顶表面之下0.9-1.8um之间的深度，并可延伸到例如沟槽底部的0.1-0.3um内。源电极339a/339b可延伸进入漂移区，且特别地，可延伸至例如半导体主体的顶表面之下0.4-0.8um之间的深度。然而，特别地，源电极339a/339b并不延伸至与源电极338a/338b相同的深度，且特别地，可延伸至与栅电极324相同的深度。(例如，如图3N所示，源电极339a/339b可比源电极338a/338b浅0.5-1.0um)。如图所示，源接触340既接触源电极338a/338b又接触339a/339b，由此电连接源电极、源区310和沟道区308。

源绝缘层336a/336b继续排列在源沟槽的侧壁和底部，将源电极338a/338b和339a/339b与漂移区306绝缘。绝缘层也在源电极338a/338b和源电极339a/339b之间延伸并在源电极339a/339b的下面朝沟槽的底部延伸，沿源沟槽侧壁的源绝缘层由此基本上沿漂移区较厚。

依据本发明的该实施例，栅沟槽322继续延伸至与源沟槽332a/332b相同的深度并可具有例如大约0.3um的宽度。正如所示，源电极339a/339和栅电极324可延伸至半导体主体302下面相同的深度。

依据用于器件300N的实例制造工艺，可用多晶硅塞(polysiliconplug)工艺形成源电极338a/338b和339a/339b，如本领域中公知的。

注意，器件300N的半导体主体302和源/栅沟槽的深度并不限于图3N中所示的形式，并且器件的半导体主体和沟槽的深度也可和例如图3E、3F、3H和3I中所示的实施例类似。注意，器件300N中所描述的使用多个源电极也适用于例如器件300A。

现在参照图3O和图3P，示出了依据本发明实施例的实例半导体器件300P。注意，图3P示出了器件300P的自顶向下的剖面图。例如，器件300P与器件300G相似，但现在包括多个与MOSFETs集成的肖特基二极管350。特别地，如图3P所示，可通过源区310和沟道区308在半导体主体302的顶表面中形成开口，由此暴露了漂移区306。当将源接触340施加到半导体主体302的表面时，源接触构成了到漂移区的肖特基接触，由此形成肖特基二极管350。作为例子，源接触340可以是铝。可替换地，可将肖特基形成金属施加到暴露的漂移区以形成肖特基二极管。其后，在肖特基形成金属上施加源接触340。如图3P所示，可在漂移区内沿肖特基二极管的边缘形成第二导电类型(例如，P型)的保护环354。

注意，器件300P的半导体主体302和源/栅沟槽的深度并不限于图3O中所示的形式，并可和例如图3E、3F、3H和3I中所示的实施例类似，并且类似地，基于沟槽的源电极和基于沟槽的栅电极的结构可和例如图3J-3N中所示的实施例及其组合类似。此外，肖特基二极管的集成也适用于例如图3A-3D中所示的本发明实施例及其变体。

现在参照图3Q，示出了依据本发明实施例的实例半导体器件300Q。例如，器件300Q与器件300E相似，但现在包括多个P-N二极管360，该P-N二极管360有助于防止在关闭状态中器件的雪崩击穿。特别地，器件300Q包括多个基于沟槽的栅电极320a/320b和多个基于沟槽的源电极330a/330b，例如，和器件300E相似。然而，这里，现在通过两个基于沟槽的源电极362a和362b以及P-N二极管360来分开邻接的基于沟槽的栅电极320a/320b，而不是通过单个的基于沟槽的源电极来分开它们。因此，器件300Q包括与诸如二极管360的多个P-N二极管交错的多个MOSFETs，诸如MOSFETs 365a和365b。

基于沟槽的源电极362a/362b与基于沟槽的源电极330a/330b相似，并包括源沟槽363a和363b以及电绝缘的源电极364a和364b。源沟槽363a/363b和源电极364a/364b分别具有与源沟槽332a/332b和源电极334a/334b相同的深度。正如所示，源接触340接触源电极364a/364b，由此电连接所有的源电极、源区和沟道区。

如图3Q所示，蚀刻半导体主体在沟槽363a和363b之间的台面(mesa)区域以暴露沟道区308。沟道区的暴露部分接触源接触340，由此形成P-N二极管360。注意，依据本发明的该实施例，源沟槽363a和363b之间的距离“X”(即，形成P-N二极管360的区域)比栅沟槽322a/322b与源沟槽332a/332b和363a/363b之间的距离“y”窄。

注意，器件300Q的半导体主体302和源/栅沟槽的深度并不限于图3Q中所示的形式，并可和例如图3F-3I中所示的实施例类似，并且类似地，基于沟槽的源电极和基于沟槽的栅电极的结构可和例如图3J-3N中所示的实施例及其组合类似。此外，P-N二极管的集成也适用于例如图3A-3D中所示的实施例及其变体。

现在参照图3R，示出了依据本发明实施例的实例半导体器件300R。例如，器件300R与器件300G相似。然而，这里，源电极334a/334b和/或栅电极324现在是突出的，因此减小了电极的电阻。具体地，栅电极324可延伸超出半导体主体302的顶表面，进入绝缘罩328。相似地，例如，源电极334a/334b可向上延伸超出沟道区308的顶部蚀刻表面。依据本发明的又一方面，可硅化栅电极和源电极的顶部，由此分别形成硅化物接触325和335a/335b，这些接触减小了电极的薄层电阻。

注意，例如，突出的源电极和栅电极的使用也适用于例如图3A-3F和3H-3Q中所示的本发明的实施例。

现在参照图4A，示出了依据本发明实施例的实例半导体器件400A。器件400A包括与例如器件300A的半导体主体302相似的半导体主体402。特别地，半导体主体402包括每个都是第一导电类型的高掺杂漏区404、漂移区406和高掺杂源区410，以及与第一导电类型相反的第二导电类型的沟道区408。依据本发明的该实施例，漂移区406是均匀掺杂的并具有比漏区404更低的杂质浓度。

半导体器件400A进一步包括多个基于沟槽的栅电极，诸如基于沟槽的栅电极420，其以交替的方式与多个基于沟槽的源电极诸如基于沟槽的源电极430a和430b交错。虽然也可使用带状图案，但优选地，以蜂窝状图案(例如，六边形或矩形)形成基于沟槽的栅电极和基于沟槽的源电极。

基于沟槽的源电极430a/430b包括源沟槽432a和432b，源沟槽432a和432b延伸通过源区410和沟道区408并进入漂移区406，并且可延伸至例如半导体主体402的顶表面下面0.9-1.8um之间的深度。在源沟槽432a/432b内分别是电绝缘的源电极434a和434b。源电极可凹进半导体主体402顶表面的下面，且特别地，可凹进沟道区408的顶表面的下面。依据本发明的该实施例，例如，源电极434a/434b在源沟槽内延伸超出沟道区408的底部，但并不延伸至源沟槽的底部。反而，源电极在沟槽的底部之上延伸并延伸至和栅电极424基本上相同的深度。例如，如图4A所示，源电极可延伸至例如半导体主体的顶表面下面0.4-0.8um之间的深度，并可在例如源沟槽的底部之上的0.5-1.0um延伸。

源绝缘层436a和436b排列在源沟槽432a/432b的侧壁的一部分和底部，由此将源电极和漂移区406绝缘。然而，源绝缘层并不排列在沿蚀刻的源区410的沟槽侧壁和部分蚀刻的沟道区408的沟槽侧壁，使这些区域暴露。依据本发明的该实施例，源绝缘塞437a和437b填充源电极底部下面的空隙/间隙。

基于沟槽的栅电极420与例如器件300A的基于沟槽的栅电极320相似，并包括栅沟槽422和电绝缘的栅电极424。栅沟槽422延伸至和源沟槽432a/432b基本上相同的深度。栅电极424可凹进半导体主体402顶表面的下面并延伸超出沟道区408的顶表面之上和底表面之下。依据本发明的该实施例，栅电极并不延伸至栅沟槽的底部并具有和源电极436a/436b基本上相同的深度，如上所示。

栅绝缘层426排列在栅沟槽420的侧壁和底部，并且栅绝缘塞427填充栅电极底部下面的空隙/间隙。栅绝缘罩428覆盖栅电极424的顶部并填充栅沟槽的剩余部分。栅绝缘罩428也可在半导体主体402的顶表面上面延伸并横向地在源区410的一部分顶表面之上。

半导体器件400A进一步包括与漏区404电接触的漏接触442和沿半导体主体402顶表面的源接触440。源接触440填充源沟槽432a/432b的上部部分并且电接触源电极434a/434b、沟道区408和源区410，例如，与对器件300A的描述相似。

一般地，可使用本领域公知的制造步骤来形成器件400A。特别地，与上面对器件300A的描述相似，可使用同时发生的步骤，诸如沟槽的蚀刻，来形成基于沟槽的栅电极420和基于沟槽的源电极430a/430b。

现在参照图4B，示出了依据本发明实施例的实例半导体器件400B。器件400B与器件400A相似，但现在包括沿源沟槽432a/432b侧壁的回蚀的源区410和回蚀的沟道区408，例如，与对器件300E的描述相似。如图所示，源电极434a/434b可凹进半导体主体402顶表面的下面至一深度，例如，与沟道区408的顶部蚀刻表面大致水平的深度。另外，栅绝缘罩428可横向地覆盖源区410的整个顶表面。与对器件300E的描述相似，源接触440覆盖半导体主体402的顶表面并填充源沟槽432a/432b的上部部分以及源区与沟道区的回蚀区，由此电连接源电极、沟道区和源区。

现在参照图4C，示出了依据本发明实施例的实例半导体器件400C。器件400C与器件400B相似并具有与上述器件300F相似的结构。特别地，器件400C的源沟槽432a/432b和栅沟槽422现在延伸通过漂移区406并进入漏区404。与对器件300F的描述相似，为了源沟槽和栅沟槽延伸进入漏区，可改变漂移区406/漏区404的深度和/或源沟槽和栅沟槽432a/432b/422的深度。

注意，源沟槽和栅沟槽延伸进入漏区也可适用于图4A所示的本发明的实施例。

现在参照图4D，示出了依据本发明实施例的实例半导体器件400D。器件400D与器件400B相似，并具有与上述器件300G相似的结构。特别地，器件400D现在包括与漏区404和漂移区406(例如，N型)相同导电性的、并在这两区域之间外延生长的缓冲层407。这里，源沟槽432a/432b和栅沟槽422延伸进入漂移区406但不进入缓冲层407。因此，漂移区406的一部分保持在沟槽底部的下面。与对器件300G的描述相似，沟槽底部和缓冲区顶部之间的特定距离并不要求并可为设计的目的而改变。

注意，缓冲区407的增加也适用于图4A所示的本发明的实施例。

现在参照图4E，示出了依据本发明实施例的实例半导体器件400E。器件400E与器件400D相似并具有与上述器件300H相似的结构。特别地，器件400E的源沟槽432a/432b和栅沟槽422现在延伸通过漂移区406并进入缓冲区407。与对器件300H的描述相似，为了源沟槽和栅沟槽延伸进入缓冲区，可改变漂移区406/缓冲区407的深度和/或源沟槽和栅沟槽432a/432b/422的深度。

注意，缓冲区407的增加和源沟槽与栅沟槽延伸进入该区域也适用于图4A所示的本发明的实施例。

现在参照图4F，示出了依据本发明实施例的实例半导体器件400F。器件400F与器件400B相似并具有与上述器件300I相似的结构。特别地，器件400F包括掺杂从沟道区408到漏区404单调增加而不是均匀掺杂的漂移区406。这里，源沟槽432a/432b和栅沟槽422在半导体主体402内延伸至漂移区内的一深度。

注意，非均匀掺杂的漂移区的使用也适用于图4A所示的本发明的实施例。

现在参照图4G，示出了依据本发明实施例的实例半导体器件400G。器件400G与器件400D相似并具有与上述器件300J相似的结构。特别地，器件400D的源沟槽432a/432b和栅沟槽422的侧壁现在从半导体主体402的表面通过源区410和沟道区408并进入漂移区406朝沟槽的底部向内倾斜(注意，并未回蚀源区410和沟道区408)。与对器件300J的描述相似，当沟槽通过漂移区离开沟道区408向下时，这种倾斜增加了在源沟槽和栅沟槽之间的漂移区的面积，因此增加了沿漂移区的电荷并改善了器件的开态电阻。和器件300J相似，依据本发明的该实施例，源绝缘层和栅绝缘层436a/436b/426、源绝缘塞和栅绝缘塞437a/437b/427以及源电极和栅电极434a/434b/424也沿源沟槽和栅沟槽的全长向内倾斜，因此减小了电极宽度。

注意，器件400G的半导体主体402和源/栅沟槽的深度并不限于图4G中所示的形式，并且器件的半导体主体和沟槽深度可和例如图4B、4C、4E和4F中所示的实施例类似。

现在参照图4H，示出了依据本发明实施例的实例半导体器件400H。器件400H与器件400G相似并具有与上述器件300K相似的结构。特别地，源沟槽432a/432b和栅沟槽422的侧壁现在以基本上垂直的角度延伸通过源区410和沟道区408，并可能进入漂移区406，而不是源沟槽432a/432b和栅沟槽422的侧壁沿它们的全长倾斜，如对器件400G的描述。其后，沟槽的侧壁基本上沿漂移区朝沟槽的底部向内倾斜，因此增加了漂移区的面积和电荷。正如所示，使沟槽侧壁垂直向下通过沟道区408而不是以倾斜的角度，确保了沟道区尽可能短，同时由于扩大的漂移面积也可以改善开态电阻。

依据本发明的该实施例，源沟槽和栅沟槽可具有例如离半导体主体的顶表面大约1.6um的深度，并且源电极和栅电极可延伸至例如离半导体主体的顶表面大约0.8um的深度。注意，可形成源沟槽和栅沟槽以及源电极和栅电极使得电极仅延伸通过沟槽的垂直部分，因此电极具有基本上垂直的侧壁。

和器件300K相似，根据实例制造工艺，可以两个步骤来形成器件400H的源沟槽和栅沟槽。在第一步骤期间，使用化学蚀刻工艺形成每个沟槽的顶部部分，由此产生大约90°的侧壁角度。在第二步骤期间，使用蚀刻配方形成每个沟槽的底部部分，由此产生倾斜的侧壁。

注意，器件400H的半导体主体402和源/栅沟槽的深度并不限于图4H中所示的形式，并且器件的半导体主体和沟槽深度可和例如图4A-4C及4E-4F中所示的实施例类似。

现在参照图4I和4J，示出了依据本发明实施例的实例半导体器件400J。注意，图4J示出了器件400J自顶向下的剖面图。器件400J与器件400D相似并具有与上述器件300P相似的结构，且特别地，包括多个与MOSFETs集成的肖特基二极管450。如图4J所示，通过源区410和沟道区408在半导体主体402的顶表面中形成开口，因此暴露了漂移区406。源接触440可接触漂移区，因此形成肖特基二极管450。可替换地，可将肖特基形成金属施加到暴露的漂移区以形成肖特基二极管。如图4J所示，可在漂移区内沿肖特基二极管的边缘形成第二导电类型(例如，P型)的保护环454。

注意，器件400J的半导体主体402和源/栅沟槽的深度并不限于图4I中所示的形式，并可和例如图4A-4C及4E-4F中所示的实施例类似，并且类似地，基于沟槽的源电极和基于沟槽的栅电极的结构可和例如图4G及4H中所示的实施例及其组合类似。

现在参照图4K，示出了依据本发明实施例的实例半导体器件400K。器件400K与器件400B相似并具有与上述器件300Q相似的结构。特别地，器件400K包括多个基于沟槽的栅电极420a/420b和多个基于沟槽的源电极430a/430b，和器件400B相似。然而，这里，现在通过两个基于沟槽的源电极462a和462b以及P-N二极管460来分开邻接的基于沟槽的栅电极420a/420b，而不是通过单个的基于沟槽的源电极来分开它们。因此，器件400K包括与诸如二极管460的多个P-N二极管交错的多个MOSFETs，诸如MOSFETs 465a和465b。

基于沟槽的源电极462a/462b与基于沟槽的源电极430a/430b相似并包括源沟槽463a/463b、电绝缘的源电极464a/464b和电极下面的源绝缘塞467a和467b。源沟槽463a/463b和源电极464a/464b分别具有与源沟槽432a/432b和源电极434a/434b相同的进入半导体主体402的深度。正如所示，源接触440接触源电极464a/464b，因此电连接所有的源电极、源区和沟道区。

如图4K所示，蚀刻半导体主体在沟槽463a和463b之间的台面区域以暴露沟道区408。沟道区的该暴露部分接触源接触440，因此形成P-N二极管460。注意，依据本发明的该实施例，源沟槽463a和463b之间的距离“X”(即，形成P-N二极管460的区域)比栅沟槽422a/422b与源沟槽432a/432b和463a/463b之间的距离“y”宽。

注意，器件400K的半导体主体402和源/栅沟槽的深度并不限于图4K中所示的形式，并可和例如图4A及4C-4F中所示的实施例类似，并且类似地，基于沟槽的源电极和基于沟槽的栅电极的结构可和例如图4G及4H中所示的实施例及其组合类似。

现在参照图4L，示出了依据本发明实施例的实例半导体器件400L。例如器件400L与器件400D相似。然而，这里，源电极434a/434b和/或栅电极422是突出的，因此减小了电极的电阻。特别地，例如，栅电极422可延伸超出半导体主体402的顶表面进入绝缘罩428。相似地，例如，源电极434a/434b可延伸超出沟道区408的顶部蚀刻表面。依据本发明的又一方面，可硅化栅电极和源电极的顶部，由此分别形成硅化物接触425和435a/435b，这些接触减小了电极的薄层电阻。

注意，突出的源电极和栅电极的使用也适用于例如图4A-4C和4E-4K中所示的本发明的实施例。

现在参照图5，示出了依据本发明实施例的实例半导体器件500。器件500具有半导体主体502，该主体502包括高掺杂漏区504、杂质浓度比漏区低的漂移区506和高掺杂源区510，每个都是第一导电类型的(例如，N型)。半导体器件进一步包括与第一导电类型相反的第二导电类型(例如，P型)的沟道区508。

半导体器件500进一步包括多个基于沟槽的栅电极，诸如基于沟槽的栅电极520，和多个源沟槽，诸如源沟槽532a和532b，基于沟槽的栅电极和源沟槽是以交错的方式布置的。基于沟槽的栅电极520与例如器件200A的基于沟槽的栅电极220相似，并包括栅沟槽522和电绝缘的栅电极524。栅沟槽522从半导体主体502的顶表面进入漂移区506延伸到沟道区508下面的一深度。例如，栅电极524可凹进半导体主体502顶表面的下面并延伸超出沟道区508的顶表面之上和底表面之下。栅绝缘层526排列在栅沟槽522的底部和侧壁，将栅电极与源区、沟道区和漂移区绝缘。栅绝缘罩528覆盖了栅电极524的顶部并可在半导体主体502的顶表面上延伸，横向地覆盖源区510的顶表面的一部分。

源沟槽532a/532b从半导体主体的顶表面延伸通过源区510和沟道区508并进入漂移区506到达与栅沟槽522大致相同的深度。例如，沟槽可在半导体主体的顶表面下面延伸例如大约0.5um。例如可使用接触掩模来形成源沟槽。

半导体器件500进一步包括第二导电类型(例如，P型)的高掺杂注入区512a和512b以及第一导电类型(例如，N型)的掺杂注入区513。在漂移区506内沿源沟槽532a/532b的下侧壁和底部形成注入区512a/512b。这些注入区在栅沟槽522的深度下面延伸相当大的距离，且特别地，可在源沟槽的底部下面延伸例如0.4um。注入区512a/512b也横向地朝彼此延伸，且特别地，可具有例如互相之间大约0.4um的横向间距。注入区512a/512b与深度注入相似，并例如可用高能且非常少的扩散来形成。

注入区513也形成在漂移区506内，并且特别地，形成在栅沟槽522下面注入区512a/512b之间(例如，注入区513可具有大约7e12cm-2的掺杂度)。可在形成栅绝缘层526之前并在用多晶硅填充栅沟槽之前形成该区域。

半导体器件500进一步包括电接触漏区504的漏接触542和沿半导体主体502的顶表面的源接触540。源接触540在栅绝缘罩528之上延伸并接触源区510的暴露顶表面。另外，源接触540填充源沟槽532a/532b，由此在沟槽内形成源电极533a和533b，每个源电极沿源沟槽的侧壁接触沟道区508和源区510。可使用热金属工艺以源接触540来填充源沟槽532a/532b。

特别地，源电极533a和533b起了与上面描述的基于沟槽的源电极相似的作用，通过当器件在关闭状态时将耗尽区进一步推进漂移区而为器件500提供了改善的击穿电压。

现在参照图6A，示出了依据本发明实施例的实例半导体器件600A。器件600A具有半导体主体602，该主体602例如包括高掺杂的漏区604、杂质浓度比漏区低的漂移区606和高掺杂的源区610，每个都是第一导电类型的(例如，N型)。半导体主体602进一步包括与第一导电类型相反的第二导电类型(例如，P型)的沟道区608。虽然不是必需，但半导体主体602也包括杂质浓度比漏区低且杂质浓度比漂移区高的缓冲区607。

半导体器件600A进一步包括多个基于沟槽的栅电极，诸如基于沟槽的栅电极620a和620b，以及多个源接触沟槽，诸如源接触沟槽614。在半导体主体602的表面沿相邻的基于沟槽的栅电极之间的台面区域形成源接触沟槽。如源接触沟槽614所示，接触沟槽从半导体主体的顶表面延伸通过源区610并进入沟道区608。就这样，源接触沟槽提供了沟道区610的暴露的侧表面和沟道区608的至少一个暴露的顶表面，由此在这些区域和源接触640之间提供了接触点。

基于沟槽的栅电极包括栅沟槽622a和622b及布置在其中的电绝缘栅电极624a和624b。例如，栅沟槽622a/622b从半导体主体602的顶表面延伸通过源区610和沟道区608并进入漂移区606，且特别地，可延伸至例如半导体主体的顶表面下面1.0-2.1um之间的深度。栅沟槽的宽度可在例如0.4-0.5um之间，且相邻的沟槽之间的距离可在例如0.5-1.0um之间。同样地，器件600A可具有在0.9-1.5um之间的间距。

栅绝缘层626a和626b排列在沟槽622a/622b的底部和侧壁并具有不均匀的厚度。特别地，栅绝缘层沿邻近沟道区608和可能部分漂移区606的沟槽侧壁相对较薄，其后沿邻近漂移区606的沟槽底部和侧壁增加厚度。

栅电极624a/624b布置在栅沟槽内并由于栅绝缘层的变化厚度而具有变化的宽度(即，是“T形的”)。特别地，例如，电极以第一宽度从半导体主体的表面延伸到沟道区608的底部之下的深度，并可延伸至半导体主体的顶表面下面例如0.4-0.8um。其后，栅电极以减小的宽度沿漂移区606延伸，且特别地，可延伸例如额外的0.5-1.0um。正如所示，例如0.1-0.3um的厚栅绝缘层可在电极的底部之下延伸。栅绝缘罩628a和628b覆盖电极的顶表面并横向地在源区610的顶表面之上延伸。

一般地，栅绝缘层在栅电极和沟道区之间的厚度减小有助于维持低的阈值电压。绝缘层在栅电极和漂移区之间的厚度增加减小了栅电极和漂移区之间的耦合。

半导体器件600A进一步包括电接触漏区604的漏接触642和沿半导体主体602顶表面的源接触640。源接触640在栅绝缘罩628a/628b之上延伸并填充源接触沟槽614，接触沟道区和漂移区的暴露表面。

现在参照图6B，示出了依据本发明实施例的实例半导体器件600B。器件600B与器件600A相似。然而，依据本发明的该实施例，每个栅电极624a/624b现在被分成多个不同长度的垂直栅电极(例如，三个电极)，包括栅电极621a/621b、623a/623b和625a/625b，每个都布置在栅沟槽622a/622b内。

例如，如基于沟槽的栅电极620a所示，栅电极623a沿着栅沟槽622a的中心往下延伸而栅电极621a和625a沿着栅沟槽的相对侧面往下延伸，每个都邻近沟道区608和栅电极621a并且每个都可能具有例如比栅电极623a更小的宽度。中心栅电极623a可在栅沟槽内延伸至例如半导体主体的顶表面下面0.9-1.8um的深度并可延伸至例如沟槽底部的0.1-0.3um内。侧栅电极621a和625a具有相同的长度并可在栅沟槽内延伸至例如半导体主体顶表面的下面0.4-0.8um之间的深度。然而，特别地，栅电极621a和625a并不延伸至与栅电极623a相同的深度，且特别地，可比栅电极623a浅例如0.5-1.0um。正如所示，每个栅电极621a/623a/625a都延伸至沟道区608下面的深度，而电极623a沿漂移区延伸一额外长度。注意，所有三个电极都连接到栅接触(并未在图中显示)。

栅绝缘层626a/626b继续排列在沟槽622a/622b的底部和侧壁并继续具有不均匀的厚度，沿沟道区较薄而沿漂移区较厚，与对器件600A的描述相似。另外，现在栅绝缘层在邻近的栅电极621a/623a/625a和621b/623b/625b之间延伸。正如所示，栅绝缘罩628a/628b继续覆盖电极的顶表面。

依据用于器件600B的实例制造工艺，可使用多晶硅塞工艺来形成栅电极621a/621b、623a/623b和625a/625b，如本领域所公知的那样。

现在参照图6C，示出了依据本发明实施例的实例半导体器件600C。器件600C与器件600A相似，但现在包括多个基于沟槽的源电极。特别地，器件600C包括多个基于沟槽的栅电极，诸如基于沟槽的栅电极620，它们与多个基于沟槽的源电极，诸如基于沟槽的源电极630，以交替的方式交错。基于沟槽的栅电极620具有如上面对器件600A所描述的结构(即，“T形”栅电极)。

基于沟槽的源电极630在结构上相似于基于沟槽的栅电极620并包括源沟槽632和置于其中的电绝缘的源电极634。源沟槽632例如从半导体主体602的表面延伸通过源区610和沟道区608并进入漂移区606，特别地延伸至和栅沟槽622相同的深度。如图6C所示，从源沟槽632的侧壁回蚀源区610和沟道区608的一部分。源沟槽632的宽度可在例如0.4-0.5um之间并可具有和栅沟槽622相同的宽度。邻近的栅沟槽和源沟槽之间的距离例如可在0.4-0.6um之间。这样，器件600C可具有例如0.8-1.1um之间的半间距和例如1.6-2.2um之间的全间距。

源绝缘层636沿沟道区608和漂移区606排列在沟槽632的底部和侧壁并具有与栅绝缘层626相似的不均匀厚度。特别地，源绝缘层沿邻近沟道区和可能部分漂移区的沟槽侧壁相对较薄，其后沿邻近漂移区的沟槽的底部和侧壁增加厚度，有助于减小源电极和漂移区之间的耦合。

源电极634布置在源沟槽内并由于源绝缘层的变化厚度而具有变化的宽度(即，是“T形的”)。特别地并如图6C所示，电极可凹进半导体主体602顶表面的下面至一深度，例如与沟道区608的顶部蚀刻表面大致水平的深度。其后，电极类似于栅电极624，以第一宽度延伸至例如与栅电极的较厚部分相同的深度，然后以减小的宽度延伸至例如与栅电极624的较薄部分相同的深度(注意，源电极和栅电极之间的变化宽度可相同)。正如所示，源接触640继续覆盖半导体主体602的顶表面，并且现在填充源沟槽632的上部部分以及源区和沟道区的回蚀区域，由此电接触源电极、沟道区和源区。

相比于器件600A，器件600C具有减少的栅-漏电荷和减少的栅电荷。然而，器件600C具有更高的开态电阻。

现在参照图6D，示出了依据本发明实施例的实例半导体器件600D。器件600D具有与器件600C相似的结构，包括多个交替的基于沟槽的栅电极和基于沟槽的源电极，诸如基于沟槽的栅电极620和基于沟槽的源电极630。然而，依据本发明的该实施例，源电极634具有减小的尺寸而不是源电极634具有相似于栅电极624的“T形”。

特别地，基于沟槽的栅电极620具有如上面描述的器件600A的结构(即，“T形”栅电极)。基于沟槽的源电极630包括如上面描述的器件600C的源沟槽632，并包括布置在其中并在半导体主体内延伸至与栅电极624相同深度的源电极634。然而，如图6D所示，源电极现在到处具有薄的均匀宽度(而不是“T形”)，例如宽度与栅电极624的薄部分相似。源绝缘层636继续地排列在源沟槽的侧壁和底部，但现在整个是厚的，与栅绝缘层626的较低部分相似。

相比于器件600A，器件600D具有减少的栅-漏电荷和减少的栅电荷。然而，器件600D具有更高的开态电阻。

现在参照图6E，示出了依据本发明实施例的实例半导体器件600E。器件600E具有与器件600C相似的结构，包括多个交替的基于沟槽的栅电极和基于沟槽的源电极，诸如基于沟槽的栅电极620和基于沟槽的源电极630。然而，依据本发明的该实施例，栅电极和源电极现在被分成多个(例如，三个)垂直电极。

例如，基于沟槽的栅电极620包括三个垂直栅电极621、623和625，并具有如上面描述的器件600B的结构。基于沟槽的源电极630包括如上面描述的器件600C的源沟槽632并进一步包括三个不同长度的垂直源电极631、633和635，每个都布置在源沟槽内。源电极633沿源沟槽的中心向下延伸且源电极631和635沿着源沟槽的相对侧面往下延伸，每个都邻近源电极633且每个都可能具有例如比源电极633更小的宽度。源电极可凹进半导体主体602顶表面的下面，例如可凹进至与沟道区608的顶部蚀刻表面大致水平的深度。中心源电极633在源沟槽内沿漂移区延伸并且具有与中心栅电极625相似的深度。侧源电极631和635具有同样的长度但比中心源电极633短，在源沟槽内延伸至与侧栅电极621和625相似的深度。正如所示，源接触640接触所有三个源电极631/633/635，由此电连接源电极、源区610和沟道区608。

源绝缘层636继续地排列在源沟槽632的底部和侧壁并继续地具有非均匀的厚度，沿沟道区较薄而沿漂移区较厚，与对器件600C的描述相似。另外，源绝缘层现在在邻近的源电极631/633/635之间延伸。

相比于器件600A，器件600E具有减少的栅-漏电荷和减少的栅电荷。然而，器件600E具有更高的开态电阻。

现在参照图6F，示出了依据本发明实施例的实例半导体器件600F。一般地，器件600F具有与器件600A相似的结构，然而，每个沟槽现在都既包括源电极又包括栅电极。特别地，器件600F包括多个基于沟槽的源/栅电极，诸如基于沟槽的源/栅电极670a和670b，和多个以交替方式排列的源接触沟槽，诸如源接触沟槽614。源接触沟槽614如上面对600A的描述。

使用基于沟槽的源/栅电极670a作为例子，每个基于沟槽的源/栅电极包括沟槽672a和两个布置在其中的电极，包括电绝缘的栅电极678a和电绝缘的源电极679a。沟槽672a例如从半导体主体602的顶表面延伸通过源区和沟道区并进入漂移区606，特别地，可延伸至例如半导体主体的顶表面下面1.0-2.1um之间的深度。沟槽宽度可在例如0.4-0.5um之间并且邻近沟槽之间的距离可在例如0.5-1.0um之间。这样，器件600F可具有0.9-1.5um之间的间距。

栅电极678a邻近沟道区608延伸，且特别地，可从半导体主体的表面延伸至例如半导体主体的顶表面下面0.4-0.8um之间的深度。栅电极连接到栅接触(并未在图中显示)。

源电极679a布置在邻近漂移区608并在栅电极678之下的沟槽内，且特别地，可延伸至例如栅电极的底部下面0.5-1.0um之间的深度并且可延伸至例如离沟槽的底部0.1-0.3um内。

绝缘层676排列在沟槽672a的底部和侧壁并沿侧壁具有不均匀的厚度，与对器件600A的描述相似。特别地，绝缘层沿栅电极和沟道区之间的侧壁较薄，因此保持阈值电压低，并且沿漂移区和源电极之间的侧壁较厚，使得源电极的宽度比栅电极小并减小了源电极和漂移区之间的耦合。绝缘层676a还在栅电极678a和源电极679a之间延伸，将电极相互绝缘。绝缘罩677a可覆盖沟槽672a的顶部并横向地在半导体主体602的顶表面之上延伸，覆盖源区610的顶表面。正如所示，该罩将栅电极与源接触640绝缘。

源接触640在半导体主体602的顶表面之上延伸并沿第三维(并未显示)接触源电极679a/679b。源接触还填充源接触沟槽614，接触沟道区和漂移区的暴露表面。

现在参照图6G，示出了依据本发明实施例的实例半导体器件600G。一般地，器件600G具有与器件600F相似的结构，包括多个基于沟槽的源/栅电极670a和670b，但具有不同的栅电极/源电极构造。特别地，使用基于沟槽的源/栅电极670a作为例子，例如，每个基于沟槽的源/栅电极包括沟槽672a和三个布置在其中的电极，包括电绝缘的源电极673a和两个电绝缘的栅电极674a和675a。源电极673a从绝缘罩677a的顶表面往下延伸通过绝缘罩并通过沟槽的中心。源电极沿漂移区延伸并可延伸至例如半导体主体602的顶表面下面0.9-1.8um之间的深度，且可延伸至例如离沟槽的底部0.1-0.3um内。

栅电极674a和675a具有相同的长度并从半导体主体的表面例如沿沟槽的相对侧面往下延伸，每个都邻近源电极673a并邻近沟道区608。栅电极在沟槽内延伸至例如沟道区608下面的深度，特别地可延伸至半导体主体的顶表面下面例如0.4-0.8um之间的深度。然而，栅电极674a和675a并不延伸到与源电极673a相同的深度，并特别地，可比源电极浅例如0.5-1.0um。正如所示，栅电极可具有例如比源电极更小的宽度。每个栅电极都连接到栅接触(并未在图中显示)。

绝缘层676a排列在沟槽672a的底部和侧壁并沿侧壁具有不均匀的厚度，与上面的描述相似。特别地，绝缘层沿栅电极和漂移区之间的侧壁较薄，而沿漂移区和源电极之间的下侧壁较厚。绝缘层676a还在源电极673a和栅电极674a及675a之间延伸，将电极相互绝缘。

源接触640在半导体主体602的顶表面之上延伸，接触源电极673a/673b的顶表面。源接触还填充源接触沟槽614，接触沟道区和漂移区的暴露表面。

相比于器件600A-600F，器件600G具有减少的栅-漏电荷和更低的开态电阻。

现在参照图7A，示出了依据本发明实施例的实例半导体器件700A。器件700A具有半导体主体702，该主体包括例如高掺杂的漏区704、杂质浓度比漏区低的漂移区706和高掺杂的源区710，每个都是第一导电类型(例如，N型)的，并且进一步包括与第一导电类型相反的第二导电类型(例如，P型)的沟道区708。

半导体器件700A进一步包括多个基于沟槽的栅电极，诸如基于沟槽的栅电极720a、720b和720c。基于沟槽的栅电极包括栅沟槽722a、722b和722c，该栅沟槽722a、722b和722c例如从半导体主体702的顶表面延伸通过源区710和沟道区708，并进入漂移区706，特别地，可延伸至例如半导体主体的顶表面下面1.3um的深度。每个栅沟槽都被台面区域分开，该台面区域可具有0.35um或小于0.35um的宽度，优选地在0.25um-0.35um之间。

栅电极724a、724b和724c分别布置在栅沟槽722a、722b和722c内。例如，电极可凹进半导体主体702顶表面的下面并延伸超出沟道区708的顶表面之上和底表面之下。依据本发明的该实施例，栅电极并不延伸至栅沟槽的底部，且特别地，可延伸至半导体主体702的顶表面下面0.5um的深度，并可延伸至例如离沟槽的底部0.8um内。

栅绝缘层726a、726b和726c排列在栅沟槽的侧壁和底部，由此将栅电极与源区、沟道区和漂移区绝缘。依据本发明的该实施例，栅绝缘塞727a、727b和727c填充栅电极底部下面的空隙/间隙。将栅电极与源接触740绝缘的栅绝缘罩728a、728b和728c覆盖栅电极的顶部并填充栅沟槽的剩余部分。注意，依据本发明的该实施例，栅绝缘罩在每隔一个栅电极之间(between every other gate electrode)改变类型。特别地，栅绝缘罩或延伸至半导体主体的上表面(如栅绝缘罩728a和728c)，或在半导体主体的顶表面上面延伸并在源区710的一部分顶表面之上横向地延伸(如栅绝缘罩728b)。

半导体器件700A进一步包括与漏区704电接触的漏接触742和沿半导体主体702顶表面并与源区710电接触的源接触740。源接触740还沿第三维(未显示)接触沟道区708。

现在参照图7B，示出了依据本发明实施例的实例半导体器件700B。器件700B与器件700A相似。然而，这里，所有其它基于沟槽的栅电极(即，基于沟槽的栅电极720a和720c)不包括栅电极724a/724c。而是，栅绝缘塞727a/727c填充整个沟槽。

现在参照图7C，示出了依据本发明实施例的实例半导体器件700C。器件700C与器件700B相似。然而，这里，在漂移区706内沿栅沟槽722a/722b的侧壁(即，沿全部被栅绝缘塞填充的沟槽侧壁)形成第二导电类型(例如，P型)的注入714a和714b。

注意，虽然用N型沟槽MOSFETs作为例子描述了本发明的实施例，但本领域的技术人员会认识到本发明适用于P型沟槽MOSFETs。

虽然已经以其具体实施例描述了本发明，但许多其它变动和修改及其它用途对本领域的技术人员来说是显而易见的。因此，本发明不应受这里具体公开的限制，而仅受所附的权利要求的限制。

Claims (39)

1.一种功率半导体器件，包括：

第一导电类型的半导体主体；

在所述半导体主体内延伸至第一深度的多个栅沟槽；

在所述半导体主体内延伸至第二深度的多个源沟槽，所述第二深度比所述第一深度大；

在所述多个栅沟槽的每一个内的绝缘栅电极；

在所述多个源沟槽的每一个内的绝缘源电极；

第二导电类型的沟道区，在所述半导体主体中并具有邻近每个所述多个源沟槽的蚀刻表面；

接触所述源电极并沿所述蚀刻表面接触所述沟道区的源接触；且其中所述多个栅沟槽和所述多个源沟槽以蜂窝状图案布置。

2.如权利要求1所述的器件，进一步包括在所述半导体主体内并在所述沟道区之下的所述第一导电类型的漂移区，其中从所述沟道区离开以单调增加的方式掺杂所述漂移区。

3.如权利要求1所述的器件，其中所述绝缘栅电极并不延伸超出所述半导体主体的顶表面。

4.一种功率半导体器件，包括：

具有第一导电类型漂移区的半导体主体；

在所述半导体主体内延伸至第一深度的多个栅沟槽；

在所述半导体主体内延伸至第二深度并在所述漂移区内延伸的多个源沟槽，所述第二深度比所述第一深度大；

在所述多个栅沟槽的每一个内的绝缘栅电极；

在所述多个源沟槽的每一个内的、并在所述漂移区内延伸的绝缘源电极，当每个绝缘源电极在所述漂移区内延伸时其具有减小的宽度；和

在所述半导体主体的上表面之上并接触所述源电极的源接触。

5.如权利要求4所述的器件，其中所述多个源沟槽中的每一个的侧壁基本上沿所述漂移区向内倾斜，倾斜的侧壁使所述绝缘源电极的宽度减小。

6.如权利要求4所述的器件，其中所述多个源沟槽中的每一个都具有至少部分排列有绝缘层的侧壁，并且其中所述绝缘层基本上沿所述漂移区增加厚度。

7.如权利要求6所述的器件，其中所述绝缘层以台阶式的方式增加厚度，并且其中所述源电极以台阶式的方式减少宽度。

8.一种功率半导体器件，包括：

第一导电类型的半导体主体；

在所述半导体主体内的多个栅沟槽；

在所述半导体主体内的多个源沟槽，其中所述多个栅沟槽和所述多个源沟槽在半导体主体内基本上延伸至相同的深度；

在所述多个栅沟槽的每一个内的绝缘栅电极；

在所述多个源沟槽的每一个内的源电极；和

接触所述绝缘源电极的源金属接触。

9.如权利要求8所述的器件，其中所述多个栅沟槽和所述多个源沟槽以蜂窝状图案布置。

10.如权利要求8所述的器件，进一步包括在所述半导体主体内的第一导电类型的漏区，并且其中所述多个源沟槽和所述多个栅沟槽在所述漏区内延伸。

11.如权利要求8所述的器件，进一步包括在所述半导体主体内的漂移区、缓冲区和漏区，每个都是第一导电类型的，其中所述漂移区设置在所述缓冲区之上且所述缓冲区设置在所述漏区之上。

12.如权利要求11所述的器件，其中所述多个源沟槽和所述多个栅沟槽在所述缓冲区内延伸。

13.如权利要求8所述的器件，进一步包括在所述半导体主体内的第一导电类型的漂移区，其中从所述漂移区的顶部向底部以单调增加的方式掺杂所述漂移区。

14.如权利要求8所述的器件，其中每个源电极和每个栅电极包括自由端，所述自由端延伸超出所述半导体主体的表面。

15.如权利要求14所述的器件，进一步包括在每个栅电极和每个源电极的所述自由端处的硅化物接触。

16.如权利要求8所述的器件，进一步包括：

在所述半导体主体中的所述第一导电类型的漂移区；且

其中所述多个源沟槽和所述多个栅沟槽在所述漂移区内延伸并包括基本上沿所述漂移区向内倾斜的侧壁。

17.如权利要求16所述的器件，进一步包括：

在所述半导体主体中并设置在所述漂移区之上的第二导电类型的沟道区；且

其中所述多个源沟槽和所述多个栅沟槽的所述侧壁以基本上垂直的角度延伸通过所述沟道区。

18.如权利要求8所述的器件，进一步包括在所述半导体主体上的多个肖特基接触，每个肖特基接触在相邻的源沟槽和栅沟槽之间。

19.如权利要求8所述的器件，进一步包括多个P-N二极管，每个P-N二极管形成在相邻的源沟槽之间。

20.如权利要求8所述的器件，其中每个栅电极在其各自的栅沟槽内延伸至第一深度且每个源电极在其各自的源沟槽内延伸至第二深度，所述第二深度比所述第一深度大。

21.如权利要求20所述的器件，进一步包括在所述多个栅沟槽的每一个内的栅绝缘塞，每个绝缘塞设置在各自栅电极之下。

22.如权利要求20所述的器件，进一步包括在所述多个栅沟槽的每一个内的浮动栅电极。

23.如权利要求20所述的器件，进一步包括在所述多个栅沟槽的每一个内的第二栅电极，每个栅沟槽内的所述第二栅电极和所述绝缘栅电极通过栅接触电连接。

24.如权利要求20所述的器件，进一步包括：

在所述半导体主体中的所述第一导电类型的漂移区，其中所述多个源沟槽和所述多个栅沟槽在所述漂移区内延伸；和

绝缘层，排列在所述多个源沟槽中的每一个的侧壁的至少一部分，其中每个绝缘层基本上沿所述漂移区具有增加的厚度。

25.如权利要求24所述的器件，其中每个源电极在所述漂移区内延伸并且当它在所述漂移区内延伸时具有减小的宽度。

26.如权利要求24所述的器件，其中所述绝缘层以台阶式的方式增加厚度。

27.如权利要求26所述的器件，其中每个源电极在所述漂移区内延伸并且当它在所述漂移区内延伸时以台阶式的方式减小宽度。

28.如权利要求20所述的器件，进一步包括在所述多个源沟槽的每一个内的至少一第二源电极，所述至少第二源电极的每一个接触所述源接触。

29.如权利要求28所述的器件，其中所述至少第二源电极的每一个在其各自的源沟槽内基本上延伸至所述第一深度。

30.如权利要求20所述的器件，进一步包括：

源绝缘层，排列在所述多个源沟槽中的每一个的侧壁的至少一部分上；

栅绝缘层，排列在所述多个栅沟槽中的每一个的侧壁的至少一部分上；并且

其中所述源绝缘层的侧壁厚度比所述栅绝缘层的侧壁厚度厚。

31.如权利要求8所述的器件，进一步包括：

在所述半导体主体内的所述第一导电类型的漂移区；

在所述半导体主体内并布置在所述漂移区之上的第二导电类型的沟道区，其中所述多个源沟槽和所述多个栅沟槽在所述沟道区和所述漂移区内延伸；

所述第二导电类型的第一注入区，形成在所述多个源沟槽中的每一个的底部的所述漂移区内；

所述第一导电类型的第二注入区，形成在所述多个栅沟槽中的每一个的底部的所述漂移区内；且

其中所述源接触金属填充所述多个源沟槽中的每一个，由此形成所述源电极。

32.如权利要求8所述的器件，进一步包括：

在所述半导体主体内的所述第一导电类型的漂移区；

在所述半导体主体内并布置在所述漂移区之上的第二导电类型的沟道区；

其中每个栅电极和每个源电极在其各自的沟槽内沿所述沟道区并沿所述漂移区延伸；且

其中每个栅电极和每个源电极具有基本上沿所述沟道区的第一宽度和基本上沿所述漂移区的第二宽度，所述第一宽度比所述第二宽度大。

33.如权利要求8所述的器件，进一步包括：

在所述半导体主体内的所述第一导电类型的漂移区；

在所述半导体主体内并布置在所述漂移区之上的第二导电类型的沟道区；

其中每个栅电极和每个源电极在其各自的沟槽内沿所述沟道区并沿所述漂移区延伸；

其中每个栅电极具有基本上沿所述沟道区的第一宽度和基本上沿所述漂移区的第二宽度，所述第一宽度比所述第二宽度大；且

其中每个源电极具有比所述第一宽度小的基本上均匀的宽度。

34.如权利要求8所述的器件，进一步包括：

在所述多个栅沟槽的每一个内的多个不同长度的绝缘栅电极；和

在所述多个源沟槽的每一个内的多个不同长度的绝缘源电极，所述多个源电极中的每一个都接触所述源接触。

35.一种功率半导体器件，包括：

第一导电类型的半导体主体；

在所述半导体主体内的多个沟槽；

在所述多个沟槽的每一个内的多个绝缘栅电极，在特定沟槽内的所述多个栅电极在该沟槽内垂直向下延伸；和

排列在所述多个沟槽的每一个的侧壁和底表面的绝缘层。

36.如权利要求35所述的器件，其中在特定沟槽内的所述多个栅电极连接到公共栅电极。

37.如权利要求35所述的器件，其中在特定沟槽内的所述多个栅电极具有不同的长度。

38.如权利要求35所述的器件，进一步包括：

在所述多个沟槽的每一个内垂直向下延伸的绝缘源电极；和

接触所述源电极的源接触。

39.如权利要求38所述的器件，其中对于所述多个沟槽中的每一个来说，所述绝缘源电极在所述多个绝缘栅电极之间延伸并延伸至比所述多个绝缘栅电极更深的深度。

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