CN1779859A - 页面缓存器和包括页面缓存器的非易失性半导体存储器 - Google Patents

Abstract

在一方面，提供了一种可在编程模式和读出模式中操作的非易失性存储器设备。该存储器设备包括具有多个非易失性存储器单元、多条字线、和多条位线的存储器单元阵列。该存储器设备还包括用于输出从存储器阵列的位线读出的数据的内部数据输出线、和可操作性地连接在存储器单元阵列的位线和内部数据输出线之间的页面缓存器。该页面缓存器包括选择性地连接到位线的检测节点、具有选择性地连接到检测节点的锁存节点的锁存电路，在编程模式和读出模式中设置锁存节点的逻辑电压的锁存输入路径、和从锁存输入路径分离并且根据锁存节点的逻辑电压设置内部数据输出线的逻辑电压的锁存输出路径。

Description

页面缓存器和包括页面缓存器的非易失性半导体存储器

技术领域

本发明概括地涉及一种半导体存储器设备，更具体地说，本发明涉及在非易失性半导体存储器设备中使用的页面缓存器电路和其他电路。

背景技术

近年来，电可编程和电可擦除非易失性存储设备的需求急剧增加。这种设备的特征至少部分在于即使缺少供应电源也能够维持所存储的数据的能力。所谓的闪速存储器的使用已经变得非常普及，具体地但是不排他地，在诸如数码相机、蜂窝电话、个人数据助理(PDA)、和膝上电脑的便携式设备的环境中。诸如NAND型的闪速存储器能够在相对小的范围中存储大量的数据。

如背景中讨论的，下面呈现闪速存储器单元和闪速存储器设备潜在的基本操作原则。然而，应当清楚地理解，下面的讨论仅仅是示例性的而不以任一方式限制和/或定义本发明的范围。

首先参考图1A至图1C描述闪速存储器单元的操作原则。图1A图解说明了其中闪速存储器单元晶体管连接到存储设备的字线和位线的典型配置，图1B示出了闪速存储器单元晶体管的电路符号，图1C示出了闪速存储器单元晶体管的阈值电压特性。

集中参考图1A至图1C，闪速存储器单元晶体管包括位于基底3的表面的源极区4和漏极区5。在该示例中，基底是P型的，源极区和漏极区4和5是N+型的。在源极区和漏极区4和5之间定义的沟道区域上排列栅极结构。栅极结构包括浮动栅极1和控制栅极2。尽管未示出，隧道效应(tunneling)电介质层***于浮动栅极1和基底P-sub的表面之间，并且另一薄氧化层(或控制电介质)***于浮动栅极1和控制栅极2之间。在图解的示例中，从位线BL提供漏极电压Vd，从字线WL提供控制栅极电压Vcg，并且源极电压Vs连接到诸如地的基准电势。

闪速存储器单元晶体管的阈值电压定义其存储的逻辑值。也就是，当闪速存储器单元晶体管处于其初始状态(也称作“擦除”状态)时，如图1C所示，阈值电压Vth相对较低。在这一状态中，单元晶体管被指定为具有逻辑值“1”，其通常对应于传统晶体管设备的导通(ON)状态。另一方面，当单元晶体管处于其“编程”状态(PGM)时，阈值电压Vth相对较高。这一高阈值电压状态被指定为具有逻辑值“0”，其通常对应于传统晶体管设备的截止(OFF)状态。

为了将单元晶体管从其初始状态改变(编程)为其编程状态，利用已知为福勒-诺德海姆(Fowler-Nordheim，FN)隧道效应的处理。简要地说，在控制栅极2和基底P-sub之间产生相对大的正电势差，并且导致基底P-sub的表面上的沟道内的受激电子被推过该沟道并且被陷落到浮动栅极1中。这些负充电的电子充当控制栅极2和基底上的沟道之间的壁垒，因此增加单元晶体管的阈值电压，如图1C所示。可以通过在控制栅极和基底P-sub之间形成大的负电势差来将单元晶体管带回到其初始状态，从而所产生的FN隧道效应拖拽回所陷落的电子横跨在浮动栅极1和基底P-sub之间的薄氧化物层，因此消除电子壁垒并减少了阈值电压Vth。

现在参照图2，在闪速存储器设备中出现的大量闪速单元晶体管的导通和截止阈值电压Vth通常显示钟形曲线分布。例如，被擦除的单元晶体管(具有逻辑值“1”)的阈值电压Vth可以在-3v和-1v之间分布，从而被编程的单元晶体管(具有逻辑值“0”)的阈值电压Vth可以在+1v和+3v之间分布。

现在参照图3A，由闪速存储器单元晶体管的串联连接的“串”6来定性NAND闪速存储器，其中多个并联串6构成闪速存储器的存储器块7。如图所示，每个串6包括沿着存储器块7中的位线B/L串联连接的多个闪速存储器单元晶体管。字线W/L连接到在存储器块7中的单元晶体管的各个行的控制栅极。例如，闪速存储器器件可包含在每个串6中的16或32个单元晶体管，以及在每个存储器块7中的4224个串(B/L0......B/L4223)。

在每个串6的两侧是具有接收串选择信号SSL和地选择信号GSL的控制栅极的串选择晶体管。通常，在单元晶体管的读出和编程中使用选择信号SSL和GSL。而且，在每个串的末端是设置每个存储器块7的单元晶体管串6的源极线电压的公共源极线CSL。

图3B的表概括地示出对于擦除、编程和读出操作，图3A所示的信号的不同电压条件。在该表中，“Sel.W/L(被选W/L)”代表要被执行编程或读出操作的被选字线，而“Unsel.W/L(未选W/L)”代表存储器块的剩余字线。对于擦除操作，“Sel.W/L(被选W/L)”代表要被执行擦除操作的被选存储器块的字线，并且“Unsel.W/L(未选W/L)”代表在存储器单元阵列中的剩余存储器块的字线。

下面参照图3B和4来说明NAND闪速编程操作。这里，将串选择信号SSL设置为VDD，将地选择信号GSL设置为0v，将公共源极线CSL电压设置到VSS和VDD之间(例如，1.5v)，将整体电压设置为0v。通常，一条字线发生一次编程，并且因此为每个编程操作对每个存储器块选择一条字线。这里，被选字线W/L接收编程电压Vpgm，而剩余的未选字线W/L接收电压Vpass，其中Vpgm大于Vpass。Vpgm是足够高的电压(例如，18v)，从而当被选字线的任一单元晶体管的位线B/L电压是0v时产生FN隧道效应。换句话说，当被选字线的任一单元晶体管的位线B/L电压是0v时，编程电压Vpgm产生足够起始FN隧道效应的电压差(例如，18v)，从而将单元晶体管置于被编程的状态。另一方面，当任一单元晶体管的位线B/L电压是VDD时，作为不足电压差(例如，10v)的结果而禁止FN隧道效应。如此，将该单元称为“禁止编程”。同时，通过电压Vpass足够高以将未选的单元晶体管置于传导状态，但是并不达到能够产生FN隧道效应的高度。

现在将参照图3B和5说明读出操作。在这种情况下，将串选择信号SSL设置为Vread，将地选择信号GSL设置为Vread，将公共源极线CSL电压设置为0v，而将整体(bulk)电压设置为0v。如同编程一样，读操作通常在一条字线上发生一次，因此，对于每个读操作为每个存储器块选择一条字线。这里，将被选字线W/L设置为0v，而同时剩余的未选字线W/L接收读电压Vread。在这个例子中，Vread是4.5v，其超过“1”和“0”单元晶体管的阈值电压分布。因此，耦合到未选字线的单元晶体管变成传导的。另一方面，被施加到被选字线的0v电压落在“1”和“0”单元晶体管的阈值电压分布之间。如此，只有连接到被选字线的“1”单元晶体管变成传导的，从而被选字线的剩余单元晶体管是非传导的。结果是存储器块的位线B/L之间的电压差。在图3B的表中给出的例子中，当在被选字线上是“0”状态单元晶体管时，读出大约1.2v的位线B/L电压，并且当在被选字线上是“1”状态单元晶体管时，读出小于0.8v的位线电压。

现在将参照图3B和6来说明擦除操作。在这种情况下，将位线B/L、串选择信号SSL、地选择信号GSL、公共源极线CSL、和未选存储器块的字线都设置为浮动状态。在另一方面，将被选字线电压设置为0v，并且将整体电压设置为Verase(例如，19-21v)。如此，在控制栅极和整体之间形成负电压差，从而产生横跨在浮动栅极和基底之间的栅极氧化物的FN隧道效应。因此，将阈值电压分布从编程的“0”状态减小到擦除的“1”状态。注意在擦除操作之后，被选存储器块的所有单元晶体管都处于擦除的“1”状态。

如上所述，在存储器块内一次一条字线地执行存储器块的读和编程。但是在一些应用中，更精确地说是在存储器块内“逐页面”地执行这些操作。在图7中概括地示出了这个概念。在所示的例子中，将位线BL<k：0>分为偶数和奇数位线BL_E<k：0>和BL_O<k：0>。每条字线的单元晶体管构成存储器块的页面，并且在图7的例子中，每条字线连接到存储器块的奇数页面和偶数页面。如将在下面更加详细说明的，使用包括在页面缓存器块中的页面缓存器PB<k：0>来发送从闪速存储器块读出的数据，并且发送编程数据到闪速存储器块。通常，为奇数和偶数位线的每一对提供一个页面缓存器PB。

图8示出了NAND型闪速存储器的一个例子的核心元件的框图，其中使用所谓的“Y-gating(Y-门控)”技术来访问存储器的位线。如图所示，经由位线BL<255：0>将页面缓存器块PBB<31：0>连接到存储器单元阵列MCARR。每个页面缓存器块PBB都连接于八条位线BL。虽然没有在图8中示出，但是每条位线BL实际上由一对奇数和偶数位线构成，如之前结合图7所述。

将多个页面缓存器解码器PBDE<31：0>可操作性地耦合到各个页面缓存器块PBB<31：0>、y地址线Ya<7：0>、y地址线Yb<31：0>、和全局数据总线GDB。如在下面将更详细说明的，通常将y地址线Ya<7：0>施加到所有页面缓存器解码器PBDE<31：0>，从而将y地址线Yb<31：0>的独立的每一条施加到各个页面缓存器解码器PBDE<31：0>。换句话说，页面缓存器解码器PBDE0接收y地址Ya<7：0>和Yb0，页面缓存器解码器PBDE接收Y地址Ya<7：0>和Yb1，等等。将内部数据线IDB<255：0>耦合到页面缓存器块PBB<31：0>和页面缓存器解码器PBDE<31：0>之间。在图8的例子中，在每对对应的页面缓存器块PBB和页面缓存器解码器PBDE之间提供八个内部数据线IDB。

也将施加到页面缓冲器块PBB<31：0>的是数据输入选择信号DI和nDI、和锁存信号LCH<7：0>，下面结合图9说明它们的功能。

图9示出了在图8中示出的页面缓存器PB和页面缓存器解码器PBDE的示意电路图。为了解释方便，图9示出了并排排列(即，在字线方向并列布置)的页面缓存器PB<7：0>。但是在实际中，页面缓存器是一个在另一个上面堆叠的(即，在位线方向并列布置)。

图9的页面缓存器解码器PBDE0包括在全局数据总线GDB和公共内部数据线IDBC之间连接的第一晶体管，和在页面缓存器PB<7：0>的对应的内部线IDB和公共内部数据线之间连接的多个第二晶体管。如图所示，第一晶体管的栅极接收y地址信号Yb0，同时第二晶体管的对应的栅极接收y地址信号Ya<7：0>。因此很明显，使用y地址Yb<31：0>来选择页面缓存器块PBB<31：0>中的任意一个，而使用地址Ya<7：0>来选择被选页面缓存器块PBB内的位线BL。

页面缓存器PB0包括具有锁存节点CMNLA和反转锁存节点CMNLAn的锁存电路。由数据输入选择信号DI和nDI来分别控制页面缓存器PB0的第一和第二晶体管，并且将这些晶体管分别连接在内部数据线IDB0和反转的锁存节点CMNLAn和CMNLA之间。由页面缓存器选择信号PBSLT控制另一个晶体管，并且将该晶体管连接在锁存节点CMNLA和检测节点NSEN0之间。通过由负载控制信号PLOAD所控制的另一个晶体管的操作，将连接到存储器单元阵列的存储器单元串的检测节点MSEN0选择性的连接到电压VDD。最后，将另两个晶体管串联连接在内部数据线IDB和基准电压VSS之间。由检测节点NSEN0上出现的电压来控制这两个晶体管中的一个，同时由锁存信号LCH<0>来控制另一个。

简要地说，在编程模式中，页面缓存器PB0的锁存电路存储由数据输入选择信号DI和nDI以及内部数据线IDB的电压指定的逻辑值，然后将这个逻辑值(即，在锁存节点CMNLA上出现的电压)发送到存储器单元串的位线用于编程。类似地，在读出操作中，将在检测节点NSEN0上出现的所检测的电压暂时地存储在锁存电路中，然后将该电压经由内部数据线IDB发送到全局数据总线GDB。注意内部数据线IDB用作共享输入和输出线。

上述的传统非易失性存储器设备受到一些缺点的影响，具体地说，随着各种电路的布局区域的减小，存储器设备变得更加集成以满足较高存储器容量的需要。这里不试图穷举，但是在下面条论这些缺点的一些例子。

图10示出了在内部数据线之间产生的寄生电容性耦合。如上所述，并且如图10所示，在位线方向上、即在页面缓存器解码器PBDE和存储器单元阵列MCARR之间并列布置(堆叠)每个页面缓存器块PBB的页面缓存器<7：0>。还示出了由检测节点阻塞信号SOBLK控制从而分别将检测节点SON<7：0>选择地耦合到位线BL<7：0>的多个晶体管。

各个页面缓存器PB的内部数据线IDB都在页面缓存器块PBB内向彼此平行地延伸。随着页面缓存器PB的布局区域的减小，相邻内部数据线IDB之间的间距P变小，因此，电容性耦合在相邻内部数据线IDB之间增加。在相邻内部数据线IDB之间产生的耦合噪声可以导致信号失真和数据错误。

内部数据线IDB的大寄生电容还可以与每个页面缓存器PB的锁存电路的低电容锁存节点产生电荷共享条件。在一些情况下，这可以导致数据的翻转。而且，内部数据线IDB的沉重输出负荷使得必须增加页面缓存器的输出驱动能力，当空间和能量资源有限时这非常困难。

而且，再参照图8，所示例子的总线区域包括40条y地址线。必须通过器件的大布局面积的总线区域来容纳相对较大数量的线，从而占据了宝贵的空间资源。

发明内容

根据本发明的一个方面，提供一种可以在编程模式和读出模式中操作的非易失性存储器设备。该存储器设备包括具有多个非易失性存储器单元、多条字线、和多条位线的存储器单元阵列。该存储器设备还包括：内部数据输出线，用于输出从存储器阵列的位线读出的数据；和页面缓存器，其可操作性地连接在存储器单元阵列的位线和内部数据输出线之间。页面缓存器包括：检测节点，其选择性地连接到位线；锁存电路，其具有选择性地连接到检测节点的锁存节点；锁存输入路径，其设置锁存节点的逻辑电压；和锁存输出路径，其从锁存输入路径分离并且根据锁存节点的逻辑电压来设置内部数据输出线的逻辑电压。

根据本发明的另一个方面，所提供的非易失性存储器设备包括存储器单元阵列，该阵列包括：多个非易失性存储器单元；页面缓存器，其包括锁存电路用于暂时储存从存储器单元阵列的非易失性存储器单元读出的数据和要编程存入的数据；内部数据输入线，其输出从存储器单元阵列读出的数据并且将其暂时存储在页面缓存器中；锁存输入路径，其与内部数据输出线分离并且当将数据编程进入存储器单元阵列的非易失性存储器单元时和当从存储器单元阵列的非易失性存储器单元读出数据时来设置锁存电路。

还是根据本发明的另一个方面，提供了一种包括存储器单元阵列的非易失性存储器设备，该存储器单元阵列包括：多个非易失性存储器单元；输入数据总线，其输入要被编程进入存储器单元阵列的非易失性存储器单元的数据；输出数据总线，其与输入数据总线分离并且输出从存储器单元阵列的非易失性存储器单元读出的数据；锁存电路，用于暂时储存从存储器单元阵列的非易失性存储器单元读出的数据和要编程存入的数据；内部数据输出线，其连接到输出数据总线；锁存输入路径，其连接到输入数据总线，当将数据编程进入存储器单元阵列的非易失性存储器单元时设置锁存电路；和输出驱动电路，其将暂时存储在锁存电路中的读出数据发送到内部数据输出线。

根据本发明的另一个方面，提供了一种包括存储器单元阵列的非易失性存储器设备，该存储器单元阵列包括：多个非易失性存储器单元；多条字线；和多条位线。存储器设备还包括内部数据输出线和与存储器单元阵列以及内部数据输出线连接的多个页面缓存器。相继布置多个页面缓存器以定义对应的多个并列布置的页面缓存器区域，其中每个页面缓存器包括暂时存储从存储器单元阵列读出的数据的锁存电路，以及连接在锁存电路和内部数据输出线之间的地址门。地址门响应于地址信号将来自每个页面缓存器的锁存电路的数据选择性地输出到内部数据输出线。

根据本发明的另一个方面，提供了一种包括存储器单元阵列的非易失性存储器设备，该存储器单元阵列包括：多个非易失性存储器单元；多条字线；和多条位线，所述多条位线在第一方向上纵向延伸。所述存储器设备还包括：共享内部数据输出线，其输出从存储器单元阵列读出的数据；多个内部数据输入线；和多个页面缓存器，每一个页面缓存器可操作性地连接在存储器单元阵列之间；共享内部数据输出线；和多条内部数据输入线。

还根据本方面的另一个方面，提供了一种包括存储器单元阵列的非易失性存储器设备，该存储器单元阵列包括：多个非易失性存储器单元；和页面缓存器，其包括局部数据输入线和锁存电路。锁存电路响应于局部数据输入线以暂时储存从存储器单元阵列的非易失性存储器单元读出的数据和要编程存入的数据。所述存储器设备还包括：全局数据输入线，其提供外部输入信号，其中外部输入信号包括用于编程存储器单元阵列的编程信号和用于读出存储器单元阵列的控制信号；门电路，其根据提供给门电路的地址信号选择性地输出外部输入信号到局部数据输入线。

还根据本方面的另一个方面，提供了一种包括存储器单元阵列的非易失性存储器设备，该存储器单元阵列包括：多个非易失性存储器单元；多条字线；和多条位线。所处存储器设备还包括：内部数据输出线，其输出从存储器单元阵列读出的数据；多个页面缓存器，将其可操作性地连接在存储器单元阵列和内部数据输入线之间；和多个地址线，将其可操作性地连接于多个页面缓存器中的至少一个门电路。

根据本发明的另一个方面，提供了一种用于非易失性存储器设备的页面缓存器。该页面缓存器包括锁存电路，该电路包括：锁存节点；内部数据输入线，其控制锁存节点的电压；内部数据输出线，其与锁存节点电性分离；和输出驱动电路，其根据锁存节点的电压来控制内部输出数据线的电压。

还根据本发明的另一个方面，提供了一种包括存储器单元阵列的非易失性半导体存储器设备，所述存储器单元阵列具有：多个电可编程可擦除存储器单元；多条字线；和多条位线。所述存储器设备还包括具有内部数据输出线和多个页面缓存器的至少一个页面缓存器块。页面缓存器分别连接到位线并且响应于多个缓存器选择地址中的至少一个而使能。每个页面缓存器存储与在其锁存节点上的其位线上的数据对应的数据。内部数据输出线在多个页面缓存器之间共享并且由使能的页面缓存器的锁存节点上的数据驱动。将内部数据输出线与页面缓存器的锁存节点电性地分离。

附图说明

根据参照附图的下面详细说明，本发明的上面和其他方面和特点将变得非常明显，其中：

图1A到1C分别示出了闪速存储器单元的示意图、闪速存储器单元的电路符号、和闪速存储器单元的阈值电压特性图；

图2示出了闪速存储器单元的阈值电压分布；

图3A和3B分别示出了NAND闪速存储器单元块的示意图，和说明NAND闪速存储器单元块的擦除、编程和读出电压的表；

图4示出了解释图3A中所示的NAND闪速存储器单元块的编程的示意图；

图5示出了解释图3A中所示的NAND闪速存储器单元块的读出的示意图；

图6示出了解释图3A中所示的NAND闪速存储器单元块的擦除的示意图；

图7示出了存储器块和页面缓存器块的示意图；

图8示出了传统非易失性存储器设备的示意图；

图9示出了在图8的传统非易失性存储器设备中包含的页面缓存器和页面缓存器解码器的示意图；

图10示出了在图8的传统非易失性存储器设备中包含的页面缓存器块内的页面缓存器的布局示意图；

图11示出了根据本发明实施例的非易失性半导体存储器设备的框图；

图12示出了在图11中的非易失性存储器中包含的存储器阵列的例子的示意图；

图13示出了在图11中的非易失性存储器中包含的页面缓存器块的例子；

图14示出了在图13的页面缓存器块中包含的页面缓存器的例子的示意图；

图15示出了在图11中的非易失性存储器中包含的页面缓存器解码器的例子的示意图；

图16A和16B示出了根据本发明的实施例的非易失性存储器的读出模式的流程图；

图17示出了根据本发明的实施例的非易失性存储器的读出模式的定时图；

图18示出了根据本发明的实施例的非易失性存储器的编程模式的流程图；

图19示出了根据本发明的实施例的非易失性存储器的编程模式的定时图；和

图20示出了根据本发明的实施例的非易失性存储器的擦除模式的定时图。

具体实施方式

以下，将通过优选但非限制性实施例来说明本发明。

图11示出了根据本发明实施例的非易失性半导体存储器设备的框图。

参照图11，这个例子的非易失性半导体存储器设备包括存储器单元阵列MCARR，页面缓存器块NWPBB<63：0>，第一和第二全局输入线GDI和nGDI，全局输出线GDOUT，y地址信号线Yp<7：0>、Yq<7：0>和Yr<7：0>，读出锁存信号线LCH<7：0>，和页面缓存器解码器NWDE<63：0>。

存储器单元阵列MCARR包括存储器单元的矩阵阵列、字线WL(未在图11中示出)和位线BL<511：0>。在本实施例的例子中，存储器单元是闪速存储器单元晶体管。

将内部输入线IDI<63：0>和nIDI<63：0>、以及内部输出线IDOUT<63：0>连接在页面缓存器解码器NWDE<63：0>和对应的页面缓存器块NWPBB<63：0>之间。

在诸如读出模式、编程模式和擦除模式的预定操作间隔期间，第一全局输入线GDI和第二全局输入线nGDI发送相反逻辑状态的输入数据。如将在后面详细说明的，每个页面缓存器解码器NWDE<63：0>将输入数据GDI和nGDI与y地址数据Yq<7：0>和Yr<7：0>一起进行解码，以输出内部输入线IDI<63：0>和nIDI<63：0>的数据。

而且，每个页面缓存器解码器NWDE<63：0>提供与在内部输出线IDOUT<63：0>上的数据对应的数据给全局输出线GDOUT。

页面缓存器块NWPBB<63：0>响应于锁存信号线LCH<7：0>和y地址Yp<7：0>。如将在后面详细说明的，页面缓存器块NWPBB<63：0>用于暂时存储并且随后将与内部输入线IDI<63：0>和nIDI<63：0>上的数据对应的输入数据发送到位线BL<511：0>，并且暂时存储并且随后将与位线BL<511：0>上的数据对应的输出数据发送到内部输出线IDOUT<63：0>。

图12示出了根据本发明的实施例的、图11中的存储器单元阵列MCARR的部分的示意图。具体地说，图12示出了与图11的第一位线BL0的存储器单元串关联的电路。类似地配置位线BL<511：1>。

如上所述，存储器单元阵列MCARR通常包括存储器单元MC的矩阵阵列、多条字线WL<n-1：0>、和多条位线BL<511：0>。本实施例的非易失性半导体存储器设备的存储器单元MC是NAND型闪速存储器单元。

图12示出了连接到组成图11的位线BL0的偶数和奇数位线BLe0和BLo0的第一和第二串STe0和STo0。每个串STe0和STo0包括在连接到选择线SSL和GSL的存储器单元MC的两端的晶体管。如图所示，选择线SSL和GSL平行地向字线WL<n-1：0>行进。而且，每个串STe0和STo0在公共源极线CSL处终止。

将偶数和奇数位线连接到位线控制块BLCONBK。为了解释方便和简化之前说明的图11，在这里将位线控制块BLCONBK描述作为存储器单元阵列MCARR的形成部件。但是，还可以将位线控制块BLCONBK看成与存储器单元阵列MCARR独立和不同的电路。

在读出、编程和擦除操作模式的每一个中，位线控制块BLCONBK选择偶数位线BLe0和奇数位线BLo0之一，并且将被选位线连接到位线BL0。由检测节点阻塞信号SOBLK控制的晶体管515、以及由偶数位线选择信号BLSLTe和奇数位线选择信号BLSLTo分别控制的晶体管513和514，来执行这个操作。

此外，位线控制块BLCONBK用于在读出、编程和擦除操作模式中，预充电或调节偶数位线BLe0和奇数位线BLo0的电压。对此提供晶体管511和512。即，晶体管511响应于偶数屏蔽信号SHLDe来选择性地将位线功率电压BLPWR连接到偶数位线BLe0，而晶体管512响应于偶数屏蔽信号SHLDo来选择性地将位线功率电压BLPWR连接到奇数位线BLo0。

图13示出了在图11中示出的页面缓存器块NWPBB0的例子。剩余页面缓存器块NWPBB<63：1>具有类似的配置。

图13的页面缓存器块NWPBB0包括多个页面缓存器NWBUF<7：0>、内部输出线IDOUT0、第一内部输入线IDI0、和第二内部输入线nIDI0。页面缓存器NWBUF<7：0>存储分别发送到位线BL<7：0>和从位线BL<7：0>接收的数据。

内部输出线IDOUT0是用于页面缓存器块NWPBB0的公共内部输出线，并且发送与页面缓存器NWBUF<7：0>的任意一个中存储的数据对应的输出数据。

第一内部输入线IDI0和第二内部输入线nIDI0提供根据输入数据来控制在页面缓存器NWBUF<7：0>中的数据存储的信号。

为了最小化所需的布局面积，将在页面缓存器块NWPBB0中包括的页面缓存器NWBUF<7：0>以堆叠的结构进行放置，即，并列布置在页面缓存器解码器NWDE0和存储器单元阵列MCARR之间。

将页面缓存器块NWPBB的每个页面缓存器NWBUF<7：0>连接到内部输入线IDI0和nIDI0以及对应的一条位线BL<7：0>之间。而且，每个都配备有晶体管870a，其响应于位线关断信号BLSHF而将对应的位线BL<7：0>连接到对应的检测节点NSEN<7：0>。

而且，每个页面缓存器NWBUF<7：0>接收对应一个y地址信号Yp<7：0>。与传统的存储器设备相反，在本实施例的例子中，将这些地址信号Yp<7：0>直接连接到对应的页面缓存器NWBUF<7：0>(也参见图1D。如将在后面详细说明的，这产生了两种好处，即减少在存储器的总线区域中出现的线的数量，和减少存储器的y地址线的总量。这里，将Yp<7：0>地址信号称为缓存器选择地址信号。

如在图13中所示，最好将内部输出线IDOUT0在其中堆叠页面缓存器NWBUF<7：0>的方向中进行延伸。如此，从各个页面缓存器NWBUF<7：0>到内部输出线IDOUT0的发送线距离中的变化被最小化。随后当从页面缓存器NWBUF<7：0>向内部输出线IDOUT0载入数据时，这种最小化增加了信号一致性，从而增强了非易失性存储器的检测边际(margin)。

而且，在本实施例的例子中，在页面缓存器NWBUF<7：0>之间共享内部输出线IDOUT0。这种配置产生的一个优点是可以避免与传统存储器(见图10)的内部数据线IDB<7：0>的寄生耦合(parasitic coupling)相关的问题。

图14示出了图13的页面缓存器NWBUF0的例子。类似地配置剩余的页面缓存器NWBUF<7：1>。

如在图14中所示，页面缓存器NWBUF0包括检测节点NSEN0、锁存单元810、锁存发送单元820、锁存驱动单元825、检测响应单元830、输出驱动单元840、缓存器选择单元850、检测设置单元860、位线关断单元870、和内部输出线IDOUT0。检测节点NSEN0接收从位线BL0提供的数据，并且通过位线关断单元870与位线BL0连接。

位线关断单元870响应于位线关断信号BLSHF来控制位线BL0到检测节点NSEN0的连接。最好，使用作为响应于位线关断信号BLSHF而被门控的低电压NMOS的位线关断晶体管870a来实现位线关断单元870。

锁存单元810包括存储与位线BL0的数据对应的数据的锁存节点NLAT。

响应于缓存器选择地址Yp0而使能锁存驱动单元825以提供预定的锁存驱动电压。在这个例子中，锁存驱动电压是地电压VSS，并且独立于在提供给锁存发送单元820的第一和第二内部输入线IDI0和nIDI0上的数据。本例的锁存驱动单元825包括锁存驱动晶体管825a，并且锁存驱动晶体管825a最好是响应于缓存器选择地址Yp0而被门控的NMOS晶体管，而且具有连接到地电压VSS的源极。

本例的锁存发送单元820包括第一和第二锁存发送晶体管820a和820b。响应于第一内部输入线IDI0，第一锁存发送晶体管820a提供从锁存驱动晶体管825a提供来的锁存驱动电压给锁存单元810的节点N810a。最好，将第一锁存发送晶体管820a连接到锁存驱动晶体管825a，并且响应于在第一内部输入线IDI0上的数据对第一锁存发送晶体管820a进行门控。因此，如果当缓存器选择地址Yp0在逻辑“H”状态中时将逻辑状态“H”的数据施加于第一内部输入线IDI0，则第一锁存发送晶体管820a提供地电压VSS给锁存单元810的节点N810a。

响应于第二内部输入线nIDI0，本例的第二锁存发送晶体管820b提供从锁存驱动晶体管825a提供来的锁存驱动电压给锁存单元810的锁存节点NLAT。最好，将第二锁存晶体管820b与锁存驱动晶体管825a串联连接，并且响应于在第二内部输入线nIDI0上的数据对第二锁存晶体管820b门控。因此，如果当缓存器选择地址Yp0在逻辑“H”状态中时将逻辑状态“H”的数据施加于第二内部输入线nIDI0，则第二锁存发送晶体管820b提供地电压VSS给锁存单元810的锁存节点NLAT。

即，在本实施例的例子中，当导通第一锁存发送晶体管820a时，将逻辑“H”状态的数据存储在逻辑节点NLAT上。在另一方面，当导通第一锁存发送晶体管820b时，将逻辑“L”状态的数据存储在逻辑节点NLAT上

在图14中，RBIN1和RBIN2表示通过其将锁存驱动电压发送给锁存单元810的缓存器输入路径。即，将通过锁存驱动晶体管825a和第一锁存发送晶体管820a到锁存节点NLAT的发送路径指定为第一缓存器输入路径RBIN1，并且将通过锁存驱动晶体管825a和第二锁存发送晶体管820b到锁存节点NLAT的发送路径指定为第二缓存器输入路径RBIN2。

由检测节点NSEN0来驱动本例的检测响应单元830以选择性地发送检测响应电压给锁存发送单元820，从而控制存储在锁存节点NLAT上的数据。最好，检测响应电压是地电压VSS。检测响应单元830包括例如检测响应晶体管830a和输出检测晶体管830b。

最好，检测响应晶体管830a是响应于在检测节点NSEN0上的数据而被门控的NMOS晶体管。输出检测晶体管830b是与检测响应晶体管830a串联排列的NMOS晶体管，并且被提供有连接到地电压VSS的源极。当将检测响应晶体管830a导通时，输出检测晶体管830b响应于读出锁存信号LCH来通过锁存发送单元820提供检测响应电压给锁存单元810。而且，锁存节点NLAT响应于检测响应电压存储与检测节点NSEN0对应的数据。

检测设置单元860将检测节点NSEN0设置在预定的设置电压。在本例中，设置电压是电源电压VDD，并且检测设置单元860包括检测设置晶体管860a。最好，检测设置晶体管860a是具有连接到电源电压VDD(例如，2.2V)的源极并且响应于检测设置信号/PLOAD而被门控的PMOS晶体管。

响应于缓存器选择地址Yp0来使能输出驱动单元840。当被使能时，输出驱动单元840响应于存储在锁存节点NLAT上的数据来驱动内部输出线IDOUT0到预定的驱动电压。如在图14中明显示出的，将内部输出线IDOUT0从锁存节点NLAT以及缓存器输入路径RBIN1和RBIN2分离并且电性地隔离。

输出驱动单元840包括例如第一输出驱动晶体管840a和第二输出驱动晶体管840b。由在锁存单元810的锁存节点NLAT上存储的数据来门控第一输出驱动晶体管840a。在本例中，当在锁存单元810的锁存节点NLAT上存储的数据为逻辑“H”时第一输出驱动晶体管840a被导通。将第二输出驱动晶体管840b与第一输出驱动晶体管840a串联连接。响应于缓存器选择地址Yp0来门控第二输出驱动晶体管840b以驱动内部输出线IDOUT0到驱动电压。在本例中，驱动电压是连接到第一输出驱动晶体管840a的源极的地电压VSS。因此，根据本实施例，当在锁存节点NLAT上存储的数据是逻辑“H”状态时，响应于缓存器选择地址Yp0转变为逻辑“H”状态来驱动内部输出线到地电压VSS。

本例的缓存器选择单元850控制锁存节点NLAT与检测节点NSEN0的连接。在本例中，缓存器选择单元850包括缓存器选择晶体管850a，其是响应于缓存器选择信号PBSLT而被门控的NMOS晶体管。当将缓存器选择信号PBSLT的电压电平变为逻辑“H”状态时，将在锁存节点NLAT上的数据通过缓存器选择晶体管850a发送到检测节点NSEN0，其中随后可以将其发送到位线BL0。

图15示出了图11所示的页面缓存器解码器NWDE0的例子。可以类似地配置剩余的页面缓存器解码器NWDE<63：1>。

页面缓存器解码器NWDE0具有两种主要功能。第一，页面缓存器解码器NWDE0选择性地发送与在内部输出线IDOUT0上的数据对应的输出数据到全局输出线GDOUT。第二，页面缓存器解码器NWDE0分别发送与在第一全局输入线GDI和第二全局输入线nGDI上的输入数据对应的数据到第一内部输入线IDI0和第二内部输入线nIDI0。

在图15的例子中的页面缓存器解码器NWDE0包括第一到第三逻辑门1201、1203、和1205，反相器1206，和解码器晶体管1207。

这里，将y地址信号Yq<7：0>称为主选择地址，而将y地址信号Yr<7：0>称为副选择地址(见图11)。

第一解码器逻辑门1201对主选择地址Yq0和副选择地址Yr0执行逻辑运算，并且输出逻辑运算结果作为块解码信号/BLDEC。在本例中，第一解码器逻辑门1201是对主选择地址Yq0和副选择地址Yr0执行NAND运算的NAND门，并且第一解码器逻辑门1201输出NAND运算结果作为块解码信号/BLDEC。在这种情况中，当将主选择地址Yq0和副选择地址Yr0两者都激活到逻辑“H”状态时，将块解码信号/BLDEC激活到逻辑“L”状态。

响应于块解码信号/BLDEC而使能第二解码器逻辑门1203，并且第二解码器逻辑门1203根据在第一全局输入线GDI上的数据来提供逻辑运算结果给第一内部输入线IDI0。在本例中，第二解码器逻辑门1203是对块解码信号/BLDEC和第一全局输入线GDI执行NOR操作的NOR门。在这种情况中，当块解码信号/BLDEC处于逻辑“L”状态时(即，当主选择地址Yq0和副选择地址Yr0两者都为逻辑“H”状态时)，第二解码器逻辑门1203将在第一全局输入线GDI上的数据反转并且提供反转的结果给第一内部输入线IDI0。

响应于块解码信号/BLDEC而使能第三解码器逻辑门1205，并且第三解码器逻辑门1205根据在第二全局输入线nGDI上的数据而提供逻辑运算结果给第二内部输入线nIDI0。在本例中，第三解码器逻辑门1205是对块解码信号/BLDEC和第二全局输入线nGDI执行NOR操作的NOR门。在这种情况中，当块解码信号/BLDEC处于逻辑“L”状态时(即，当主选择地址Yq0和副选择地址Yr0两者都为逻辑“H”状态时)，第三解码器逻辑门1205反转在第二全局输入线nGDI上的数据并且将反转的数据提供给其第二内部输入线nIDI0。

反相器1206反转块解码信号/BLDEC以门控解码器晶体管1207。如此，在本例中，当将块解码信号/BLDEC激活到逻辑“L”状态时，解码器晶体管1207提供内部输出线IDOUT0上的数据给全局输出线GDOUT。

在本实施例的例子中，非易失性存储器包括64个页面缓存器解码器NWDE<63：0>。根据主选择地址Yq<7：0>和副选择地址Yr<7：0>的组合，来独立地选择页面缓存器解码器NWDE<63：0>。使用主选择地址Yq<7：0>在64个页面缓存器解码器NWDE<63：0>之中8组(每组具有8个缓存器解码器)中选择一个，并且使用副选择地址Yr<7：0>来选择在被选组中包括的8个页面缓存器解码器中的一个。而且，如前所述，使用缓存器选择地址Yp<7：0>来选择与被选缓存器解码器关联的8个页面缓存器中独立的一个。

如此，在本发明的例子中，列地址总线的总数是24，与在图8中所示的传统存储器设备的40条列地址线比较优点非常明显。

而且，如上所述，将内部输出线IDOUT0与锁存节点NLAT和缓存器输入路径RBIN1和RBIN2电性地分离。因此，可以将在被选页面缓存器(即，NWBUF0)的锁存节点NLAT上存储的数据的失真最小化，否则在其他页面缓存器(例如，NWBUF<7：1>)中存储的并且在内部输出线IDOUT0上被充电的数据可能会导致这种失真。

现在将说明上述实施例的读出、编程和擦除操作模式的例子。在下面的每个说明中还会参考之前所述的图11到15。

首先将参照图16A和16B来说明读出操作模式。

图16A示出了操作页面缓存器NWBUF以输出存储在被选存储器单元MCsel(见图12)中的数据的方法的流程图。

在步骤S910，初始化锁存节点NLAT到逻辑“H”状态(“第一逻辑状态”)或逻辑“L”状态(“第二逻辑状态”)的数据。可以由第一内部输入线IDI0和第二内部输入线nIDI0来执行锁存节点NLAT的初始化。

在本实施例的例子的正常读出操作模式中，将锁存节点NLAT初始化为第二逻辑状态的数据。为了将锁存节点NLAT初始化为第二逻辑状态，缓存器选择地址Yp0变为逻辑“H”脉冲，并且第二内部输入线nIDI0也变成逻辑“H”脉冲。在这种情况中，第一内部输入线IDI0保持逻辑“L”状态。然后，将锁存节点NLAT初始化到逻辑“L”状态的数据，即，第二逻辑状态。

在另一方面，在本实施例的例子的擦除检验读出操作模式中，将锁存节点NLAT初始化为第一逻辑状态的数据。为了初始化锁存节点NLAT到第一逻辑状态，缓存器选择地址Yp0变为逻辑“H”脉冲，并且第一内部输入线IDI0也变成逻辑“H”脉冲。在这种情况中，第二内部输入线nIDI0保持逻辑“L”状态。然后，将锁存节点NLAT初始化到逻辑“H”状态，即第一逻辑状态的数据。

在步骤S950，将与存储在被选存储器单元MCsel中的数据对应的、在位线BL0上发展(develope)的数据存储在锁存节点NLAT上。

图16B示出了可以作为图16A中的步骤S950而被执行的步骤S951、S953和S955的流程图。在本例中，最好考虑步骤S951的执行，但是可以将其省略。

在步骤S951，通过检测检测设置单元860的设置晶体管860a来调整检测节点NSEN0到电源电压VDD，即，设置电压。设置电压控制检测响应单元830(响应于读出锁存信号LCH而被使能的)以提供检测响应电压给锁存发送单元820。而且，将位线关断信号BLSHF改变为逻辑“L”状态。

在本例中，步骤S951包括步骤S951a和S951b。在步骤S951a，在预定的时间段中将检测设置信号/PLAOD的电压电平保持在第一预备电压VPRE1，以防止电源电压VDD的下冲(undershooting)。在步骤S951b，将检测设置信号/PLOAD改变为逻辑“L”状态。

在步骤S953，检测响应单元830响应于在位线BL0上发展的数据而将检测响应电压提供给锁存发送单元820。在本例中，步骤S953包括步骤S953a、S953b和S953c。

在步骤S953a，检测设置信号/PLOAD变为逻辑“H”状态。如此，释放检测节点NSEN0的设置状态，并且将检测节点NSEN0改变为浮动状态。而且，在步骤S953b，将位线关断晶体管870a导通，从而将浮动检测节点NSEN0连接到位线BL0。因此，检测节点NSEN0接收在位线BL0上发展的数据。

随后，如果被选存储器单元MCsel是截止单元，则将检测节点NSEN0的电压电平大约保持在电源电压VDD。在另一方面，如果被选存储器单元MCsel是导通单元，则将检测节点NSEN0的电压电平大约保持在地电压VSS。

在步骤S953c，检测响应单元830根据检测节点NSEN0选择性地提供检测响应电压给锁存发送单元820。即，如果当被选存储器单元MCsel是截止单元并且检测节点NSEN0的电压电平大约保持在电源电压VDD时产生读出锁存信号LCH作为“H”脉冲，则检测响应单元830提供检测响应电压(在本例中是VSS)给锁存发送单元820。在另一方面，当被选存储器单元MCsel是导通单元并且检测节点NSEN0的电压电平大约保持在地电压VSS时，即使产生读出锁存信号LCH作为“H”脉冲也不将检测响应电压提供给锁存发送单元820。

在步骤S955，响应于提供给锁存发送单元820的检测响应电压而翻转锁存节点NLAT。

如结合步骤S910所讨论的，在正常读出操作模式中，将锁存节点NLAT初始化为第二逻辑状态的数据。在这种情况下，在步骤S955，第一内部输入线IDI0处于逻辑“H”状态而第二内部输入线nIDI0处于逻辑“L”状态。因此，当被选存储器单元MCsel是截止单元，即编程的单元时，将锁存节点NLAT从逻辑“L”状态(第二逻辑状态)翻转到逻辑“H”状态(第一逻辑状态)。但是，当被选存储器单元MCsel是导通单元，即擦除的单元时，锁存节点NLAT保持逻辑“L”状态(第二逻辑状态)。

在另一方面，如还结合步骤S910所说明的，在擦除检验读出操作模式中，将锁存节点NLAT初始化到第一逻辑状态的数据。在这种情况中，在步骤S955，第一内部输入线IDI0是逻辑“L”状态而第二内部输入线nIDI0是逻辑“H”状态。因此，如果被选存储器单元MCsel是截止单元，即非擦除的单元时，将锁存节点NLAT从逻辑“H”状态(第一逻辑状态)翻转到逻辑“L”状态(第二逻辑状态)。在另一方面，如果被选存储器单元MCsel是导通单元，即擦除的单元时，将锁存节点NLAT保持逻辑“H”状态(第一逻辑状态)。

回到图16A，在步骤S970，由在锁存节点NLAT上存储的数据来控制输出驱动单元840。因此，选择性地将内部输出线IDOUT0驱动到驱动电压，即，地电压VSS。即，如果存储在锁存节点NLAT上的数据是逻辑“H”，则响应于缓存器选择地址Yp0将内部输出线IDOUT0驱动到地电压VSS。但是，如果存储在锁存节点NLAT上的数据是逻辑“L”，则即使当缓存器选择地址Yp0变为逻辑“H”状态时，内部输出线IDOUT0还保持其初始的逻辑状态，其为电源电压VDD。

下面将参照图17的定时图来详细说明正常读出操作模式的例子。

图17是正常读出操作模式(读出模式)定时图，示出了在从图11到图15的例子中示出的非易失性存储器设备的各种节点电压和信号电压。而且，在下面的说明中将参考前面的这些图。

在读出模式中，取回在被选存储器单元MCsel中写入的数据，然后输出所取回的数据。

为了说明的目的，将在图17中示出的读出模式划分为六个间隔，即，位线放电和页面缓存器复位间隔(之后称为“READ1间隔”)、位线预充电间隔(之后称为“READ2间隔”)、位线发展间隔(之后称为“READ3间隔”)、检测间隔(之后称为“READ4间隔”)、恢复间隔(之后称为“READ5间隔”)、和数据取回间隔(之后称为“READ6间隔”)。

而且，为了说明的目的，将“READ1间隔”划分为页面缓存器复位间隔(之后称为“READla间隔”)和位线放电间隔(之后称为“READ1b间隔”)。在READ1a间隔期间，将页面缓存器的锁存节点NLAT复位到逻辑“L”状态，即，地电压VSS。随后，在READ1b间隔期间，将偶数位线BLe0、奇数位线BLo0、和位线BL0放电到地电压VSS，即，逻辑“L”状态的数据。

如下所述，在READ1a间隔期间发生锁存节点NLAT的复位。在READ1a间隔期间，由于缓存器选择地址Yp0处于逻辑“H”状态，所以导通锁存驱动晶体管825a(tR1)。而且，由于主选择地址Yp0和副选择地址Yr0两者都是逻辑“H”，所以块解码信号/BLDEC变为逻辑“L”状态(tR2)。在这种情况中，第一全局输入线GDI是逻辑“H”而第二全局输入线nGDI是逻辑“L”。因此，第一内部输入线IDI0是逻辑“L”，而第二内部输入线nIDI0是逻辑“H”(tR3)。因此，截止第一锁存发送晶体管820a，并且导通第二锁存发送晶体管820b。因此，将锁存单元810的节点N810a改变为逻辑“H”状态，并且将锁存节点NLAT复位到逻辑“L”状态。

现在将描述在READ1b期间位线BLe0、BLo0和BL0的放电。为了方便，这里假设选择在左存储器单元串STe0(图12)中的最上端的存储器单元MCsel。

在READ1b间隔期间，将读出电压VREAD(例如，5V)施加于未选字线WL<n-2：0>，并且将地电压VSS施加于被选字线WLn-1。而且，将读出电压VREAD施加于串选择线SSL和地选择线GSL两者，并且将地电压VSS施加于公共源极线CSL。

而且，位线电压线BLPWR保持地电压VSS，并且将偶数屏蔽信号SHLDe、奇数屏蔽信号SHLDo、偶数位线选择信号BLSLTe和检测节点阻塞信号SOBLK的电压电平改变为电源电压VDD。因此，将位线BLe、BLe0和BLo0放电到地电压VSS，即，逻辑“L”状态的数据。

随后，在READ2间隔期间，将偶数位线BLe0和位线BL0预充电到预定的预充电电压(例如，0.8V)以检测在被选存储器单元MCsel中的数据值。

而且，在READ2间隔期间，将第一电压施加于被选字线WLn-1，并且将第二电压施加于剩余的未选字线WL<n-2：0>。在本例中，第一电压是地电压VSS，而第二电压是读出电压VREAD。因此，由存储在其中的数据来控制被选存储器单元MCsel的导通/截止状态。即，如果在被选存储器单元MCsel中存储的数据是逻辑“1”，则被选存储器单元MCsel是导通状态，而如果存储的数据是逻辑“0”，则被选存储器单元MCsel是截止状态。

在READ2间隔期间，将偶数屏蔽信号SHLDe改变为逻辑“L”状态以截止用于将偶数位线BLe0连接到位线电压线BLPWR(tR4)的NMOS晶体管511。因此，释放偶数位线BLe0和位线BL0的放电。此时，将奇数屏蔽信号SHLDo保持在电源电压VDD，从而NMOS晶体管512保持导通状态。因此，将奇数位线BLo0保持在地电压VSS，并且作为偶数位线BLe0之间的屏蔽线工作。

而且，在预定的时间段中将检测设置信号/PLOAD的电压从电源电压降到第一预备电压VPRE1，然后下降到地电压VSS(tR5)。因此，检测设置晶体管860a导通，从而将检测节点NSEN0改变为电源电压VDD，其为设置电压。

根据本实施例的例子，检测设置信号/PLOAD的预备电压VPRE1大约是1.0V，其介于地电压VSS和电源电压VDD之间。在预定的时间中将检测设置信号/PLOAD保持在第一预备电压VPRE1，从而减小由于下冲而导致的功率噪声。

在这种情况中，将位线关断信号BLSHF改变为第二预备电压VPRE2，其介于电源电压VDD和地电压VSS之间。如此，检测节点NSEN0和位线BL0变为彼此电性地连接。如上所述，位线关断信号BLSHF门控在第二预备电压VPRE2上的位线关断晶体管870a，从而允许由于从检测设置晶体管860a提供来的电流而使得位线BL0和BLe0被预充电到给定电压电平。这里，给定电压电平比第二预备电压VPRE2低位线关断晶体管870a的阈值电压。

此外，将偶数位选择信号BLSLTe和检测节点阻塞信号SOBLK的电压电平改变为读出电压VREAD，从而有足够的电流流过位线关断晶体管870a。

随后，执行间隔READ3，其中位线BL0检测在被选存储器单元MCsel中存储的数据并且发展数据。

更精确地，在READ3间隔期间，位线关断信号BLSHF是地电压VSS，以便截止位线关断晶体管780a(tR6)。这样，位线BL0变成与检测节点NSEN0电性地隔离，并且位线BL0继续发展数据。

如果被选存储器单元MCsel是导通单元，将在位线BL0上的数据放电到公共源极线CSL。因此，位线BL0的电压电平大约是地电压VSS。另一方面，如果被选存储器单元是截止单元，则位线BL0的电压电平基本保持不变(除了因为漏电流导致的变化)。

在READ3间隔的大部分时间中，检测设置晶体管860a保持导通状态，但是在READ3间隔结束之前立即截止(tR8)。因此，检测节点NSEN0保持电源电压VDD并且变为浮动状态。

随后，执行READ4间隔，其中将在位线BL0上发展的数据，即与位线的电压电平对应的数据，存储在页面缓存器NWBUF0的锁存节点NLAT上。

这里，初始维持在READ3间隔期间产生的检测节点NSEN0的浮动状态，而将位线关断信号BLSHF改变为第三预备电压VPRE3，以导通位线关断晶体管870a。

根据本实施例的例子，第三预备电压VPRE3介于地电压VSS和电源电压VDD之间，并且比第二预备电压VPRE2低与检测边际对应的预定电压差。从而，根据在位线BL0上发展的电压电平来确定检测节点NSEN0的电压电平。

在这种情况中，在第一内部输入线IDI0上的数据值改变为逻辑“H”状态(tR9)，从而导通第一锁存发送晶体管820a。

响应于读出锁存信号LCH，锁存节点NLAT将数据存储在检测节点NSEN0上如由位线BL0的电压电平所确定的，这种数据与在被选存储器单元MCsel中存储的数据对应。

即，当被选存储器单元MCsel是导通单元时，位线BL0和检测节点NSEN0的电压电平接近于地电压VSS。因此，即使将读出锁存信号LCH使能到逻辑“H”状态，在锁存节点NLAT上的数据还保持逻辑“L”状态。

在另一方面，当被选存储器单元MCsel是截止单元时，在位线BL0和检测节点NSEN0的电压电平可能由于漏电流的影响而从预充电的电压电平稍稍下降的同时，因为由于在第二和第三预备电压VPRE2和VPRE3之间的差而不能导通位线关断晶体管870a，所以将电压电平保持在逻辑“H”状态。因此，如果将读出锁存信号LCH使能到逻辑“H”状态，则将锁存节点NLAT上的数据翻转到逻辑“H”状态。

随后，执行READ5间隔，其中复位位线BL0和检测节点NSEN0。

在READ5间隔期间，将偶数屏蔽信号SHLDe变为电源电压VDD，并且将偶数位线选择信号BLSLTe和检测节点阻塞信号SOBLK从读出电压VREAD0改变为电源电压VDD。因此，将位线BL0和检测节点NSEN0复位到地电压VSS(tR11)。

而且，将未选字线WL<n-2：0>、串选择线SSL和地选择线GSL都从读出电压VREAD变为地电压VSS。

随后，执行READ6间隔，其中将与锁存节点NLAT对应的(在READ4间隔期间存储的)数据通过内部输出线IDOUT0输出到全局输出线GDOUT。

在READ6期间，以独立脉冲信号的形式激活缓存器选择地址Yp0和块解码信号/BLDEC。于是，将与锁存节点NLAT对应的数据通过内部输出线IDOUT0发送到全局输出线GDOUT。

在本实施例的例子中，在激活块解码信号/BLDEC之前由输出线预充电电路(未示出)将全局输出线GDOUT预充电到电源电压VDD。

如果被选存储器单元MCsel是导通单元，则在锁存节点NLAT上的数据是逻辑“L”，因此，在全局输出线GDOUT上发送的数据变成逻辑“H”状态。在另一方面，如果被选存储器单元MCsel是截止单元，则在锁存节点NLAT上的数据是逻辑“H”状态，因此，将在全局输出线GDOUT上传送的数据放电到逻辑“L”状态。

现在将参照图18的流程图来描述根据本发明实施例的编程操作模式(编程模式)。执行编程模式以将输入的数据载入到存储器单元阵列的被选存储器单元MCsel中。

在步骤S1110，初始化锁存节点NLAT。由第一内部输入线IDI0或第二内部输入线nIDI0将锁存节点NLAT初始化到第一逻辑状态(即，逻辑“H”状态)的数据或第二逻辑状态(即，逻辑“L”状态)的数据。在本例中，由第一内部输入线IDI0将锁存节点NLAT初始化到编程禁止状态，其为第一逻辑状态(即，逻辑“H”状态)。

在步骤S1130，锁存发送单元820通过第一或第二内部输入线IDI0或nIDI0，将作为从锁存驱动单元825提供来的地电压VSS的锁存驱动电压提供给锁存单元810，锁存单元810使用锁存驱动电压将第一逻辑状态(即，逻辑“H”状态)或第二逻辑状态(即，逻辑“L”状态)的数据载入到锁存节点NLAT上。

更具体地说，如果输入数据是逻辑“H”，则缓存器选择地址Yp0变为逻辑“H”脉冲，并且第一内部输入线IDI0也变为逻辑“H”脉冲。在这种情况中，第二内部输入线nIDI0保持逻辑“L”状态。然后，锁存节点NLAT保持编程禁止状态，其为逻辑“H”状态。

在另一方面，如果输入数据是逻辑“L”，则缓存器选择地址Yp0变为逻辑“H”脉冲，并且第二内部输入线nIDI0也变为逻辑“H”脉冲。在这种情况中，第一内部输入线IDI0保持逻辑“L”状态。然后将锁存节点NLAT从逻辑“H”状态改变为逻辑“L”状态。

因此，在本实施例的例子中，当执行数据载入时，第一内部输入线IDI0和第二内部输入线nIDI0具有相反的逻辑状态。如果当缓存器选择地址Yp0处于逻辑“H”状态时将逻辑“H”状态的数据发送给第一内部输入线IDI0，则将逻辑“H”状态的数据存储在锁存单元810的锁存节点NLAT上。如果相反地将逻辑“H”状态的数据发送给第二内部输入线nIDI0，则将逻辑“L”状态的数据存储在锁存单元810的锁存节点NLAT上。

在步骤S1150，将载入在锁存节点NLAT上的数据发送到位线BL0。将这种过程作为步骤S1151和S1153在下面详细说明。

在步骤S1151，控制缓存器选择单元850以将锁存节点NLAT连接到检测节点NSEN0，并且最终到位线BL0。即，缓存器选择信号PBSLT改变为逻辑“H”电压电平，从而导通缓存器选择晶体管850a。然后将在锁存节点NLAT上的数据发送到检测节点NSEN0。

在步骤S1153，控制位线关断单元870以将检测节点NSEN0与位线BL0连接。更具体地说，在本例中，位线关断信号BLSHF改变为逻辑“H”电压电平从而导通位线关断晶体管870a。然后将在检测节点NSEN0上的数据发送到位线BL0。

在步骤S1170，将被选存储器单元MCsel进行编程以与被发送到位线BL0的数据对应。

现在参照图19的定时图更详细地说明编程模式的例子。

图19是编程模式定时图，示出了在图11到15的例子中示出的非易失性存储器设备的各种信号电压和节点电压。再次将在下面的描述中参考前面的附图。

为了解释的目的，将图19的定时图划分为八个间隔，即，页面缓存器设定间隔(之后称为“PROG1间隔”)、数据载入间隔(之后称为“PROG2间隔”)、高电压使能间隔(之后称为“PROG3间隔”)、位线设定间隔(之后称为“PROG4间隔”)、编程执行间隔(之后称为“PROG5间隔”)、恢复间隔(之后称为“PROG6间隔”)、检验读出间隔(之后称为“PROG7间隔”)、和Y扫描间隔(之后称为“PROG8间隔”)。

在PROG1间隔中，在载入外部施加的数据之前将锁存节点NLAT调整为编程禁止状态。在本实施例中，编程禁止状态表示一种对于外部施加的特定数据不需要执行单元编程的状态。在本例中，当外部施加逻辑“H”状态的数据时，不需要单元编程。

在本例中，在PROG1间隔期间，缓存器选择地址Yp0处于逻辑“H”状态(tP1)，从而导通锁存驱动晶体管825a。而且，由于主选择地址Yq0和副选择地址Yr0两者都处于逻辑“H”状态，所以激活块解码信号/BLDEC到逻辑“L”状态。在这种情况下，第一全局输入线nGDI是具有逻辑“L”状态的有效脉冲，并且第二全局输入线nGDI处于逻辑“H”状态。因此，第一内部输入线IDI0是具有逻辑“H”状态(tP2)的有效脉冲，并且第二内部输入线nIDI0处于逻辑“L”状态。因此暂时导通第一锁存发送晶体管820a，并且第二锁存发送晶体管820b处于截止状态。以这种方式，将锁存节点NLAT设置为编程禁止状态，即，逻辑“H”状态。

随后执行PROG2间隔，其中将外部施加的数据载入到页面缓存器NWBUF0的锁存节点NLAT上。

在PROG2间隔期间，响应于第一内部输入线IDI0或第二内部输入线nIDI0，将与外部输入的数据对应的数据存储在锁存节点NLAT上。而且，通过缓存器输入路径RBIN1和RBIN2提供在锁存节点NLAT上存储的数据。响应于第一内部输入线IDI0而存储在锁存节点NLAT上的数据的逻辑状态与响应于第二内部输入线nIDI0而存储在锁存节点NLAT上的数据的逻辑状态相反。即，在本例中，响应于第一内部输入线IDI0而存储在锁存节点NLAT上的数据是逻辑“H”，而响应于第二内部输入线nIDI0而存储在锁存节点NLAT上的数据是逻辑“L”。

在PROG2间隔的时刻tP4，缓存器选择地址Yp0是逻辑“H”。由于主选择地址Yq0和副选择地址Yr0两者都是逻辑“H”，所以块解码信号/BLDEC是逻辑“L”。此时，将第一全局输入线GDI或第二全局输入线nGDI改变为逻辑“H”状态。

即，如果输入数据是逻辑“L”，则将第二全局输入线nGDI改变为逻辑“L”状态。更精确地说，将第一内部输入线IDI0改变为逻辑“L”状态，并且将第二内部输入线nIDI0改变为逻辑“H”状态。因此，将逻辑“L”状态的数据存储在锁存节点NLAT上。

在另一方面，如果输入数据是逻辑“H”，则将第一全局输入线GDI改变为逻辑“L”状态。更精确地说，将第二内部输入线nIDI0改变为逻辑“L”状态，而将第一内部输入线IDI0改变为逻辑“H”状态。因此，将逻辑“H”状态的数据存储在锁存节点NLAT上。

随后执行PROG3间隔。这里，使能在非易失性半导体存储器设备中包括的一组高电压泵源(pumping)电路(未示出)。通常，这些电路用于产生比电源电压VDD大的电压。在本实施例的例子中，高电压泵浦电路组包括用于产生编程电压(VPGM，例如，20V)、通过电压(VPASS，例如，7到9V)、读出电压(VREAD，例如，5V)等的电路。而且，高电压泵浦电路组还可以包括用于产生由行解码器(未示出)使用的上升(boosting)电压VPP(未示出)的电路。为了参考，本实施例的例子中的电源电压VDD是大约2.2V。

在PROG4间隔期间，调整连接到被选存储器单元MCsel的偶数位线BLe0，即被选位线，到与在锁存节点NLAT上存储的数据对应的电压电平。而且，调整没有连接到被选存储器单元MCsel的奇数位线BLo0，即未选位线，到编程禁止状态。

而且在PROG4间隔期间，位线电压线BLPWR的电压电平增加到电源电压VDD(tP5)。而且，偶数屏蔽信号SHLDe和奇数屏蔽信号SHLDo的电压电平增加到读出电压VREAD(tP6)。因此，在不导致电压下降的情况下，将偶数位线BLe0和奇数位线BLo0的电压电平变为电源电压VDD，其为位线电压线BLPWR的电压。

而且，偶数位线选择信号BLSLTe和检测节点阻塞信号SOBLK的电压电平也增加到读出电压VREAD。位线关断信号BLSHF的电压电平增加到电压“VDD+Vt1”。在本例中，电压“Vt1”是大约1.5V的预定电压。

而且，在PROG4间隔的时刻tP7，在经过预定的时间段之后，偶数屏蔽信号SHLDe的电压电平再次减小到地电压VSS。而且，在缓存器选择信号PBSLT改变为第一基准电压VREF1(tP8)之后，其再次改变为第五电压(tP9)。在本实施例的例子中，第五电压等于“VDD+Vt1”，并且第一基准电压VREF1大约是1.3V，其介于地电压VSS和第五电压之间。

将在锁存节点NLAT上存储的数据发送到连接于被选存储器单元MCsel的偶数位线BLe0。即，如果在锁存节点NLAT上存储的数据是逻辑“L”，则偶数位线BLe0的电压变为“0V”。而且，如果在锁存节点NLAT上存储的数据是逻辑“H”，则位线BLe0保持为电源电压VDD。

随后执行PROG5，其中将发送到偶数位线BLe0的数据存储在被选存储器单元MCsel中。

在将通过电压VPASS在预定的时间段中施加于被选字线WLn-1之后，将作为第三电压的编程电压VPGM施加于被选字线(tP10)。编程电压VPGM允许与偶数位线BLe0(即位线BL0)的电压电平对应的数据在被选存储器单元MCsel中被编程。而且，将通过电压VPASS施加于未选字线WL<n-2：0>(tP11)。因此，未选存储器单元MC保持它们的导通状态而不被编程。

如果在PROG5间隔期间被发送到偶数位线BLe0的数据是逻辑“H”，则保持编程禁止状态。相反地，如果被发送到偶数位线BLe0的数据是逻辑“L”，则通过F-N隧道效应对被选存储器单元MCsel进行编程。因此，在本例中，可以将其中存储了逻辑“L”状态的数据的存储器单元MCsel指定为“编程的单元”。

而且，在PROG5间隔期间，将串选择线SSL改变为电源电压VDD，地选择线GSL是地电压VSS，而公共源极线CSL具有大约1.5V的电压。

随后执行PROG6，其中将字线WL<n-1：0>、位线BL0、BLe0和BLo0、以及检测节点NSEN0放电到地电压VSS。

即，在PROG6间隔期间，位线电压线BLPWR保持地电压VSS。而且，将偶数屏蔽信号SHLDe、奇数屏蔽信号SHLDo、偶数位线选择信号BLSLTe、检测节点阻塞信号SOBLK、和位线关断信号BLSHF改变为电源电压VDD。因此，将字线WL<n-1：0>、位线BL0、BLe0和BLo0、以及检测节点NSEN0放电到地电压VSS。

而且，将缓存器选择信号PBSLT改变为地电压VSS以将位线BL0从锁存节点NLAT电性地分离。

随后执行PROG7间隔以检测(检验)在存储器单元MCsel中编程的数据。

在PROG7间隔期间执行的操作与之前说明的读出模式中执行的操作几乎相同。但是，PROG7间隔与读出模式的不同在于将预定的检验读出电压施加于被选字线WLn-1并且可以忽略页面缓存器NWBUF0的复位。由于在PROG7间隔期间所执行的剩余操作与在读出模式中的那些类似，所以这里省略了其详细说明以避免重复。

随后执行PROG8间隔，其中确定在PROG7间隔期间是否已经使用在锁存节点NLAT上存储的数据正确地编程了被选存储器单元MCsel。

即，在PROG8间隔期间，如果在锁存节点NLAT上存储的数据是逻辑“H”，则将逻辑“L”状态的数据输出到全局输出线GDOUT，从而产生通过信号。而且，如果在锁存节点NLAT上的数据是逻辑“L”，则将逻辑“H”状态的数据输出到全局输出线GDOUT，从而产生失败信号。

当在PROG8间隔期间产生失败信号时，重复从PROG4间隔到PROG8间隔的编程循环。因此，当产生通过信号时，完成编程模式。

现在参照图20的定时图在下面说明擦除操作模式(擦除模式)的例子。

图20是擦除模式定时图，示出了在图11到15中的例子中示出的非易失性存储器设备的各种信号电压和节点电压。如前，将在后面的说明中参考这些前面的图。

为了说明的目的，将图20的擦除模式定时图划分为六个间隔，即擦除执行间隔(之后称为“ERS1间隔”)、第一恢复间隔(之后称为“ERS2间隔”)、第二恢复间隔(之后称为“ERS3间隔”)、第一检验读出间隔(之后称为“ERS4间隔”)、第二检验读出间隔(之后称为“ERS5间隔”)、和Y扫描间隔(之后称为“ERS6间隔”)。

在ERS1间隔中，将擦除电压VERS施加于存储器单元MC的整体，并且将第六电压施加于被选字线以从对应的存储器单元擦除数据。在本例中，擦除电压VERS大约是20V，并且第六电压大约是0.3V(tE1)。而且，将未选字线调整到浮动状态。由于同整体耦合所以这些未选字线的电压接近于擦除电压VERS(tE2)。因此，在连接到未选字线的存储器单元中不执行擦除操作。

而且在ERS1间隔中，偶数屏蔽信号SHLDe、奇数屏蔽信号SHLDo、偶数位线选择信号BLSLTe、和奇数位线选择信号BLSLTo改变为电压“VERS-Vt2”(tE3到tE6)，而检测节点阻塞信号SOBLK保持电源电压VDD(tE7)。在这种情况中，电压“Vt2”表示高电压NMOS晶体管的阈值电压。在本例中，Vt2大约是1.3V。

随后执行ERS2和ERS3，其中控制位线BL0和存储器单元MC的整体的电压以检测在被选存储器单元中存储的数据。

即，在ERS2间隔期间，将公共源极线CSL进行放电。更精确地说，ERS2是一时间段，在其期间存储器单元MC的整体浮动并且在公共源极线CSL上所充电的“VERS-Vt”的电压放电到地电压VSS。

而且，在ERS3间隔期间，将整体和位线BL0、BLe0和BLo0进行放电。即，将位线电压线BLPWR改变为地电压VSS(tE8)，并且将偶数屏蔽信号SHLDe、奇数屏蔽信号SHLDo、偶数位线选择信号BLSLTe、和奇数位线选择信号BLSLTo改变为电源电压(tE9到tE12)。因此，将位线BL0、BLe0和BLo0进行放电到地电压VSS。

随后执行ERS4和ERS5间隔，其中将锁存节点NLAT进行设置以检测存储器单元MC的任一非擦除数据。如此，检测存储器单元MC中的数据并且将其存储在锁存节点NLAT上。

即，在ERS4间隔期间，在将锁存节点NLAT设置到逻辑“H”状态之后检测连接到偶数位线BLe0的存储器单元MC中在ERS1间隔期间没有被擦除的数据。在ERS4间隔期间执行的操作与在正常读出模式中所执行的操作类似。但是，如在前面结合读出模式所说明的，ERS4间隔与正常读出模式相对于在锁存节点NLAT上复位的值不同。即，在正常读出模式中将锁存节点NLAT复位到逻辑“L”状态，而在ERS4间隔期间所执行的操作将锁存节点NLAT复位到逻辑“H”状态。

在ERS4间隔期间所执行的操作与正常读出模式不同在于在ERS4间隔期间由第二内部输入线nIDI0的激活来执行读出数据的检测。在ERS4间隔期间所执行的剩余操作与在读出模式中所执行的那些操作非常类似，因此，这里省略其详细说明以避免重复。

ERS5间隔是这样的一种时间段，其中检测连接到奇数位线BLo0的存储器单元MC中在ERS1间隔期间不擦除的数据。在ERS5间隔期间所执行的操作与在ERS4间隔期间所执行的操作不同在于不执行锁存节点NLAT的设置。在ERS5间隔期间所执行的剩余操作与在ERS4间隔期间所执行的那些操作非常类似，因此，这里省略了其详细说明以避免重复。

随后执行ERS6间隔，其中使用在ERS4和ERS5间隔期间所检测的数据而做出关于是否已经正确地执行了存储器单元MC的擦除操作的确定。

如果在ERS6间隔期间逻辑节点NLAT是逻辑“H”，则将逻辑“L”状态的数据输出到全局输出线GDOUT，从而产生通过信号。相反地，如果锁存节点NLAT是逻辑“L”，则将逻辑“H”状态的数据输出到全局输出线GDOUT，从而产生失败信号。

因此，当产生通过信号时，完成擦除模式。

在ERS6间隔期间，当关于ERS4和ERS5间隔将存储器单元检测为导通单元时，锁存节点NLAT保持逻辑“H”状态。如果偶数位线BLe0连接到截止单元(非擦除的)，则在ERS4间隔期间将锁存节点NLAT放电到地电压VSS。因此，即使在ERS5间隔期间将连接到奇数位线BLo0的存储器单元MC检测为导通单元，在锁存节点NLAT上的数据也是逻辑“L”。

类似地，当将奇数位线BLo0连接到截止单元时，即使连接到偶数位线BLe0的存储器单元MC是导通单元，在ERS5间隔期间在锁存节点NLAT上的数据也变为“L”。

因此，只有当偶数位线BLe0和奇数位线BLo0两者被检测为连接到导通单元时才产生通过信号。

虽然为了说明目的已经公开了本发明的优选实施例，但是本领域的技术人员应该理解在不偏离本发明的范围和精神的情况下，可以进行各种修改、添加和替换。仅仅作为一个例子，虽然在本说明书中示出和说明了NAND型非易失性半导体存储器设备，但是对本领域的技术人员应该很明显，还可以将本发明的技术要旨应用于其他类型的非易失性半导体存储器设备，如AND型半导体存储器设备。因此，本发明的保护的技术范围必须由所附权利要求书的技术要旨来定义。在这个方面，术语“连接到”和其类似的术语不应该被理解为需要在元件之间直接连接。

Claims (81)

1.一种可在编程模式和读出模式中操作的非易失性存储器设备，包括：

存储器单元阵列，其包括多个非易失性存储器单元、多条字线、和多条位线；

内部数据输出线，用于输出从存储器阵列的位线读出的数据；

页面缓存器，其可操作性地连接在存储器单元阵列的位线和内部数据输出线之间，其中页面缓存器包括选择性地连接到位线的检测节点、具有选择性地连接到检测节点的锁存节点的锁存电路、设置锁存节点的逻辑电压的锁存输入路径、和从锁存输入路径分离并且根据锁存节点的逻辑电压来设置内部数据输出线的逻辑电压的锁存输出路径。

2.根据权利要求1所述的存储器设备，其中所述内部数据输出线从锁存节点电性地隔离。

3.根据权利要求2所述的存储器设备，其中根据所述锁存节点的逻辑电压将所述内部数据输出线选择性地连接到第一基准电势。

4.根据权利要求3所述的存储器设备，还包括串联连接在第一基准电势和内部数据输出线之间的第一晶体管，其中所述第一晶体管的栅极连接到锁存节点。

5.根据权利要求4所述的存储器设备，还包括串联连接在第一晶体管和内部数据输出线之间的第二晶体管。

6.根据权利要求5所述的存储器设备，还包括全局数据总线，其中将所述内部数据输出线通过第三晶体管选择性地连接到全局数据总线。

7.根据权利要求6所述的存储器设备，其中通过位线地址信号来控制所述第二和第三晶体管的各个传导状态。

8.根据权利要求4所述的存储器设备，其中至少通过串联连接在所述锁存节点和第二基准电势之间的第二晶体管来部分限定锁存输入路径。

9.根据权利要求8所述的存储器设备，其中通过数据输入信号来控制所述第二晶体管的传导状态。

10.根据权利要求9所述的存储器设备，其中所述数据输入信号是内部数据输入信号，并且其中所述存储器设备还包括接收位线地址信号和外部数据输入信号并且输出内部数据输入信号的解码器电路。

11.根据权利要求10所述的存储器设备，还包括全局数据总线，其中将所述内部数据输出线经由第三晶体管选择性地连接到全局数据总线。

12.根据权利要求11所述的存储器设备，其中通过所述解码器电路的输出来控制第三晶体管的传导状态。

13.根据权利要求10所述的存储器设备，其中在内部数据输入线上通过解码器电路来输出内部数据输入信号，并且其中将内部数据输入线从内部数据输出线电性地隔离。

14.根据权利要求1所述的存储器设备，其中所述非易失性存储器单元是闪速存储器单元。

15.根据权利要求1所述的存储器设备，其中所述存储器单元阵列是NAND型闪速存储器单元阵列。

16.一种非易失性存储器设备，包括

存储器单元阵列，其包括多个非易失性存储器单元；

页面缓存器，其包括锁存电路，用于暂时储存从存储器单元阵列的非易失性存储器单元读出的数据和要编程存入非易失性存储器单元的数据；

内部数据输入线，其输出从存储器单元阵列读出的数据并且将其暂时存储在页面缓存器中；

锁存输入路径，其与内部数据输出线分离，并且当将数据编程进入存储器单元阵列的非易失性存储器单元时和当从存储器单元阵列的非易失性存储器单元读出数据时来设置锁存电路。

17.根据权利要求16所述的存储器设备，其中将所述锁存输入路径从内部数据输入线电性地隔离。

18.根据权利要求16所述的存储器设备，其中根据锁存电路的电压将所述内部数据输出线选择性地连接到第一基准电势。

19.根据权利要求18所述的存储器设备，还包括全局数据总线，其中根据地址信号将所述内部数据输出线选择性地连接到全局数据总线。

20.根据权利要求19所述的存储器设备，其中所述存储器单元阵列包括多条位线，并且其中地址信号是位线地址信号。

21.根据权利要求20所述的存储器设备，还包括解码器电路，其接收位线地址信号并且控制全局数据总线到内部数据输出线的选择性连接。

22.根据权利要求21所述的存储器设备，其中所述解码器电路还接收外部数据输入信号并且输出内部数据输入信号，并且其中通过内部数据输入信号来控制锁存输入路径。

23.根据权利要求16所述的存储器设备，其中所述非易失性存储器单元是闪速存储器单元。

24.根据权利要求16所述的存储器设备，其中所述存储器单元阵列是NAND型闪速存储器单元阵列。

25.一种非易失性存储器设备，包括：

存储器单元阵列，其包括多个非易失性存储器单元；

输入数据总线，其输入要被编程进入存储器单元阵列的非易失性存储器单元的数据；

输出数据总线，其与输入数据总线分离并且输出从存储器单元阵列的非易失性存储器单元读出的数据；

锁存电路，用于暂时储存从存储器单元阵列的非易失性存储器单元读出的数据和要编程存入非易失性存储器单元的数据；

内部数据输出线，其连接到输出数据总线；

锁存输入路径，其连接到输入数据总线，并且当将数据编程进入存储器单元阵列的非易失性存储器单元时设置锁存电路；和

输出驱动电路，其将暂时存储在锁存电路中的读出数据发送到内部数据输出线。

26.根据权利要求25所述的非易失性存储器设备，其中所述输出驱动电路包括由锁存电路的锁存节点门控的开关电路。

27.根据权利要求26所述的存储器设备，其中通过内部数据输入线的内部数据输入信号来控制所述锁存输入路径，并且其中将内部数据输入线从内部数据输出线电性地隔离。

28.根据权利要求25所述的非易失性存储器设备，其中所述存储器单元是闪速储存器单元。

29.根据权利要求25所述的存储器设备，其中所述存储器单元阵列是NAND型闪速存储器单元阵列。

30.一种非易失性存储器设备，包括：

存储器单元阵列，其包括多个非易失性存储器单元、多条字线、和多条位线；

内部数据输出线；

多个页面缓存器，其与存储器单元阵列以及内部数据输出线连接，其中相继地布置多个页面缓存器以定义多个并列布置的页面缓存器，其中每个页面缓存器包括暂时存储从存储器单元阵列读出的数据的锁存电路以及连接在锁存电路和内部数据输出线之间的地址门，并且其中地址门响应于地址信号将来自每个页面缓存器的锁存电路的数据选择性地输出到内部数据输出线。

31.根据权利要求30所述的存储器设备，其中在给定方向中相继地并列布置所述页面缓存器区域，并且其中所述内部数据输出线在给定方向上纵向延伸。

32.根据权利要求31所述的存储器设备，其中所述位线在给定方向上纵向延伸。

33.根据权利要求31所述的存储器设备，其中将所述地址信号直接施加到页面缓存器的地址门。

34.根据权利要求31所述的存储器设备，还包括连接到页面缓存器的多个内部数据输入线，其中将所述内部数据输入线从内部数据输入线电性地隔离。

35.根据权利要求31所述的存储器设备，其中所述存储器单元是闪速存储器单元。

36.根据权利要求31所述的存储器设备，其中所述存储器单元阵列是NAND型闪速存储器单元阵列。

37.一种非易失性存储器设备，包括：

存储器单元阵列，其包括多个非易失性存储器单元、多条字线、和多条位线，其中多条位线在第一方向上纵向延伸；

共享内部数据输出线，其输出从存储器单元阵列读出的数据；

多个页面缓存器，每一个页面缓存器可操作性地连接在存储器单元阵列和共享内部数据输出线之间，

其中相继布置多个页面缓存器以限定在第一方向上并列布置的对应的多个页面缓存器区域，并且其中内部数据输出线在与多个页面缓存器相邻的第一方向上纵向延伸。

38.根据权利要求37所述的存储器设备，还包括连接到多条内部数据输入线和共享内部数据输出线的解码器电路。

39.根据权利要求38所述的存储器设备，其中所述解码器电路接收地址信号和数据输入信号，并且根据地址信号和数据输入信号在多条内部数据输入线上输出内部输入数据。

40.根据权利要求39所述的存储器设备，其中所述解码器电路根据地址信号将共享内部数据输出线选择性地连接到全局输出线。

41.根据权利要求37所述的存储器设备，其中所述存储器单元是闪速存储器单元。

42.根据权利要求37所述的存储器设备，其中所述存储器单元阵列是NAND型闪速存储器单元阵列。

43.一种非易失性存储器设备，包括：

存储器单元阵列，其包括多个非易失性存储器单元；

页面缓存器，其包括局部数据输入线和锁存电路，其中锁存电路响应于局部数据输入线以暂时储存从存储器单元阵列的非易失性存储器单元读出的数据和要编程存入非易失性存储器单元的数据；

全局数据输入线，其提供外部输入信号，其中外部输入信号包括用于编程存储器单元阵列的编程信号和用于读出存储器单元阵列的控制信号；和

门电路，其根据提供给门电路的地址信号选择性地输出外部输入信号到局部数据输入线。

44.根据权利要求43所述的存储器设备，其中所述局部数据输入线控制页面缓存器的锁存电路的锁存状态。

45.根据权利要求44所述的存储器设备，其中所述局部数据输入线包括连接到串联连接在锁存电路的第一锁存节点和基准电势之间的第一晶体管的栅极的第一局部输入线，和连接到串联连接在锁存电路的第二锁存节点和基准电势之间的第二晶体管的栅极的第二局部输入线。

46.根据权利要求45所述的存储器设备，还包括串联连接在基准电势以及第一和第二晶体管中的每一个之间的第三晶体管，其中第三晶体管的栅极连接到第一地址信号线。

47.根据权利要求46所述的存储器设备，其中所述门电路形成连接到第二地址信号线的解码器电路的部分。

48.根据权利要求44所述的存储器设备，其中所述存储器单元是闪速存储器单元。

49.根据权利要求44所述的存储器设备，其中所述存储器单元阵列是NAND型闪速存储器单元阵列。

50.一种非易失性存储器设备，包括：

存储器单元阵列，其包括多个非易失性存储器单元、多条字线、和多条位线；

内部数据输出线，其输出从存储器单元阵列读出的数据；

多个页面缓存器，其可操作性地连接在存储器单元阵列和内部数据输出线之间；和

多条地址线，其可操作性地连接于多个页面缓存器中的至少一个门电路。

51.根据权利要求50所述的存储器设备，其中至少一个门电路包括第一地址门，并且其中每个页面缓存器包括暂时存储从存储器单元阵列读出的数据的锁存电路、和连接在第一基准电压和内部数据输出线之间的地址门，并且其中将延伸经过每个页面缓存器的地址线连接到所述每个页面缓存器的第一地址门。

52.根据权利要求51所述的存储器设备，其中至少一个门电路还包括连接在锁存电路和第二基准电势之间的第二地址门，其中延伸经过每个页面缓存器的地址线还连接到所述每个页面缓存器的第二地址门。

53.根据权利要求50所述的存储器设备，其中相继布置所述页面缓存器以限定在第一方向上并列布置的对应的多个页面缓存器区域，并且其中多个地址线在与第一方向垂直的第二方向上纵向延伸。

54.根据权利要求53所述的存储器设备，其中多个页面缓存器限定第一页面缓存器块，并且其中存储器设备还包括在第二方向中位置相邻于第一页面缓存器块的第二页面缓存器块，并且其中多条地址线还交叉延伸并且被连接到第二页面缓存器块的第二多个页面缓存器的对应门电路。

55.根据权利要求54所述的存储器设备，其中所述内部栅极输出线在第一方向上纵向延伸。

56.根据权利要求55所述的存储器设备，还包括在与第二页面缓存器块相邻的第一方向上纵向延伸的第二内部数据输出线。

57.根据权利要求50所述的存储器设备，其中所述存储器单元是闪速存储器单元。

58.根据权利要求50所述的存储器设备，其中所述存储器单元阵列是NAND型闪速存储器单元阵列。

59.一种用于非易失性存储器设备的页面缓存器，该页面缓存器包括包含有锁存节点的锁存电路；内部数据输入线，其控制锁存节点的电压；内部数据输出线，其与锁存节点电性隔离；和输出驱动电路，其根据锁存节点的电压来控制内部数据输出线的电压。

60.根据权利要求59所述的页面缓存器，其中所述输出驱动电路根据锁存节点的电压选择性地将内部数据输出线连接到第一基准电势。

61.根据权利要求59所述的页面缓存器，还包括至少一个串联连接在锁存节点和第二基准电势之间的、并且包括连接到内部数据输入线的栅极的晶体管。

62.根据权利要求61所述的页面缓存器，其中至少一个晶体管包括在锁存节点和第二基准电势之间串联连接的第一晶体管和第二晶体管，其中通过内部数据输入线来控制第一晶体管的传导状态，并且其中通过地址线来控制第二晶体管的传导状态。

63.一种非易失性半导体存储器设备，包括：

存储器单元阵列，其具有多个电可编程可擦除存储器单元、多条字线、和多条位线；和

至少一个页面缓存器块，其包括多个页面缓存器和内部数据输出线，页面缓存器分别连接到位线，并且响应于多个缓存器选择地址中的至少一个而使能，每个页面缓存器存储与在其锁存节点上的其位线上的数据对应的数据，内部数据输出线在多个页面缓存器之间共享并且由使能的页面缓存器的锁存节点上的数据驱动，内部数据输出线与页面缓存器的锁存节点电性地隔离。

64.根据权利要求63所述的存储器设备，其中每个页面缓存器包括：

锁存单元，其具有锁存节点；和

输出驱动单元，其响应于至少一个缓存器选择地址而使能，该输出驱动单元驱动内部数据输出线以与在锁存节点上存储的数据对应。

65.根据权利要求64所述的存储器设备，其中每个页面缓存器还包括：

第一和第二内部数据输入线；和

锁存发送单元，其包括被分别门控到第一和第二内部数据输入线的第一和第二锁存发送晶体管，其中第一和第二锁存发送晶体管响应于第一和第二内部数据输入线以分别设置锁存节点和页面缓存器的反相的锁存节点的电压。

66.根据权利要求65所述的存储器设备，其中每个页面缓存器还包括锁存驱动单元，该锁存驱动单元响应于缓存器选择地址而被门控并且用于通过预定的缓存器输入路径来提供与外部施加的数据无关的锁存驱动电压给锁存发送单元，其中缓存器输入路径与内部数据输出线电性地隔离。

67.根据权利要求66所述的存储器设备，其中每个页面缓存器还包括检测响应单元，其响应于位线上的数据而提供预定的检测响应电压给锁存发送单元，其中检测响应电压足够导致在锁存节点上存储的数据翻转。

68.根据权利要求67所述的存储器设备，其中所述锁存发送单元包括：

第一锁存发送晶体管，其响应于在第一内部数据输入线上的数据而将锁存驱动电压或检测响应电压提供给锁存单元；和

第二锁存发送晶体管，其响应于在第二内部数据输入线上的数据而选择性地将锁存驱动电压或检测响应电压提供给锁存单元。

69.根据权利要求68所述的存储器设备，其中所述检测响应单元包括：

检测响应晶体管，其响应于位线上的数据而被门控；

输出检测晶体管，其与检测响应晶体管串联连接，其中输出检测晶体管响应于用于选择页面缓存器的读出锁存信号来控制与位线上的数据对应的数据被存储在锁存节点上。

70.根据权利要求68所述的存储器设备，其中每个页面缓存器还包括：

检测节点，其连接到用于将与位线上的数据对应的数据提供给检测响应单元的位线；

检测设置单元，用于调整检测节点到设置电压。

71.根据权利要求70所述的存储器设备，其中每个页面缓存器还包括用于控制位线到检测节点的连接的位线关断单元。

72.根据权利要求71所述的存储器设备，其中所述位线关断单元包括响应于位线关断信号而被门控的位线关断晶体管以将位线与检测节点连接。

73.根据权利要求72所述的存储器设备，其中每个页面缓存器还包括控制锁存节点与检测节点的连接的缓存器选择单元。

74.根据权利要求73所述的存储器设备，其中所述缓存器选择单元包括响应于页面缓存器选择信号而被门控的缓存器选择晶体管以控制锁存节点与检测节点的连接。

75.根据权利要求63所述的存储器设备，其中在相同的页面缓存器块中包括的多个页面缓存器并列布置在第一方向上，并且其中内部数据输出线在第一方向上纵向延伸。

76.根据权利要求63所述的存储器设备，还包括：

第一全局输入线；

第二全局输入线，其具有在给定操作间隔期间与第一全局输入线的逻辑状态相反的逻辑状态；和

页面缓存器解码器，其响应于主选择地址和副选择地址而使能，其中当被使能时该页面缓存器解码器分别将与第一和第二全局输入线上的数据对应的数据提供给第一和第二内部数据输入线。

77.根据权利要求76所述的存储器设备，其中所述页面缓存器解码器包括：

第一解码器逻辑门，其对主选择地址和副选择地址执行逻辑运算，并且当主选择地址和副选择地址有效时输出有效的块解码信号；

第二解码器逻辑门，其响应于块解码信号而使能，并且用于响应于第一全局输入线上的数据将逻辑运算结果提供给第一内部数据输入线；和

第三解码器逻辑门，其响应于块解码信号而使能，并且用于响应于第二全局输入线上的数据将逻辑运算结果提供给第二内部数据输入线。

78.根据权利要求77所述的存储器设备，其中所述第一解码器逻辑门是NAND门，并且所述第二和第三解码器逻辑门是NOR门。

79.根据权利要求63所述的存储器设备，还包括：

全局输出线；和

页面缓存器解码器，其响应于主选择地址和副选择地址而使能，其中当被使能时所述页面缓存器解码器将内部数据输出线上的数据提供给全局输出线。

80.根据权利要求79所述的存储器设备，其中所述页面缓存器解码器包括：

第一解码器逻辑门，用于对主选择地址和副选择地址执行逻辑运算，并且当主选择地址和副选择地址有效时输出有效的块解码信号；和

解码器晶体管，用于响应于块解码信号将在内部输出数据线上的数据提供给全局输出线。

81.根据权利要求63所述的存储器设备，其中所述存储器单元阵列是NAND型闪速存储器单元阵列。

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