CN1741193A - 非易失性存储装置 - Google Patents

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CN1741193A
CN1741193A CNA2005100876897A CN200510087689A CN1741193A CN 1741193 A CN1741193 A CN 1741193A CN A2005100876897 A CNA2005100876897 A CN A2005100876897A CN 200510087689 A CN200510087689 A CN 200510087689A CN 1741193 A CN1741193 A CN 1741193A
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松下亨
小堺健司
田边肇
堀井崇史
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    • G—PHYSICS
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Abstract

本发明能够从外部输入一个指定了一个存储体的读命令。在存储体中执行从存储器阵列到数据缓冲器的读操作的同时能够从外部输入指定了一个存储体的读命令。进一步，从外部输入一个指定了一个存储体的读命令，并在存储体中执行从存储器阵列到数据缓冲器的读操作的同时从外部输入指定了一个存储体的读命令，借此使能从存储体的数据缓冲器到外部的读取。

Description

非易失性存储装置
相关专利申请参考
本专利申请要求获得日本专利申请No.2004-223077的优先权，其于2004年7月30日提出申请，本文引用其内容作为参考。
技术领域
本发明涉及一种半导体存储器件和非易失性存储装置，特别地涉及一种可有效地应用于非易失性存储装置，例如具有多存储体(bank)配置的非易失性存储器的技术。
背景技术
作为本发明人讨论的技术，已知有一种类似的非易失性存储器，例如闪存等，其中每一个都包括多个存储单元的存储器阵列被分成多个存储体，其各自具有解码器、数据缓冲器等，并且每个存储体独立地执行存储操作，例如擦除、写、读等。已知有多种技术用于提高具有这种多存储体配置的存储器的数据写/读量等。
例如，已知有一种技术，其中在具有多存储体配置的非易失性存储器中，以写指令命令和写开始地址作为起始点输入写处理区号码(write processing region number)，之后写处理区号码顺序地接受写数据和写开始命令，并且进一步在相应于一个写处理区的写数据被锁存到一个存储体之后，响应写开始命令开始向每个存储单元的写入，且一个存储体的锁存操作可以和另一个存储体的向每个存储单元的写入平行地进行(参考专利文献1(日本未经审查专利公开No.2003-223792))。
还有一种已知的技术，其中在具有多存储体配置的非易失性存储器中，每个存储体具有一个存储部分和两个缓冲部分，其能够分别将信息存储在存储部分的存取单元(access units)上，借此能够控制交错操作(interleave operation)，该交错操作响应存储操作的指令在存储体的一个缓冲部分与存储部分之间转移数据，与该转移平行地，在存储体的另一个缓冲部分与外部之间进行数据转移，从而通过在交错操作中使存储部分与缓冲部分的数据转移和缓冲部分与外部之间的数据转移平行进行而实现存取速度的提高(参考专利文献2(日本未经审查专利公开No.2003-31787))。本技术目的是连续地读取与同一字行相联系的不同页，也就是，存储在存储单元内的以多种形式分组的数据，其不能够在一次读取操作中同时被读。
进一步，已知有一种技术，其中在具有多个配置有多个存储体和一个存储控制器的非易失性存储芯片的存储***中，存储控制器能够选择性地向非易失性存储芯片的多个存储体给出同时写操作或交错写操作指令，并且在同时写操作中，比写设置时间间隔长得多的写操作能够完全被平行化，而在交错写操作中，写设置之后的写操作能够被平行化，从而与另一个存储体的写操作重叠(参考专利文献3(国际专利公开No.03/060722，小册子页))。
发明内容
此时，本发明人已经讨论了上述用于每个具有多存储体配置的非易失性存储装置的技术。结果，揭示了如下内容。
例如，当数据从存储器阵列读出到外部时，发出一个读地址设置命令(read address set command)从而设定一个读地址。当发出读开始命令时，执行从存储器阵列向其相应数据缓冲器(内部缓冲器)的读出。然后，等完成读出之后，从数据缓冲器发出读命令，借此执行向外部的读出。也就是说，在执行从存储器阵列向数据缓冲器的读操作的同时，不可能输入下一个命令和将数据缓冲器内的数据输出到外部。
尽管有一个存储体正在执行从存储器阵列向其相应数据缓冲器的读操作，但不可能将相应于每个不活动存储体的数据缓冲器内的数据输出到外部。因此，在读出大容量数据时，在从存储器阵列向数据缓冲器的读操作期间经常发生锁存时间。
其发生是因为，在比较非易失性存储器的读操作和写操作时，读操作比写操作相对快速，因此较少有要求使从存储器阵列向数据缓冲器的读操作占用的暂时开支降低。
因此，本发明的一个目的是提供一种技术，其在具有多存储体配置的非易失性存储装置中能够减少上述的开支，提高读取高容量数据时的输出量。
本发明上述的、其它的目标和创新特征从本专利说明书的叙述以及附图中将变得显而易见。
下面简要解释本专利申请中讨论的本发明几个典型实例的概要：
根据本发明的非易失性存储装置是一种具有多存储体配置的非易失性存储装置，例如闪存，并且具有一个装置，其能够从外部输入指定了第一存储体的读命令，并且在第一存储体执行从每个存储单元向其相应内部缓冲器的读操作的同时从外部输入指定了第二存储体的读命令。
另外，根据本发明的非易失性存储装置具有一个装置，其能够从外部输入指定了第二存储体的读命令，并且在第二存储体执行从每个存储单元向其相应内部缓冲器的读操作的同时从外部输入指定了第一存储体的缓冲器读命令，借此执行从第一存储体的内部缓冲器向外部的读出。
进一步，根据本发明的非易失性存储装置具有一个装置，其能够在第一存储体执行从每个存储单元向其相应内部缓冲器的读操作的同时从外部输入指定了第二存储体的写命令。
下面将简要解释由本专利申请中公开的本发明一个典型实例所获得的有利效应：
因为在连续多次发出读命令时，外部只能获得第一存取时间，所以能够大大提高高容量数据的读出量。
附图说明
图1是显示根据本发明一个实施例的非易失性存储装置配置的框图；
图2是图解根据本发明一个实施例的非易失性存储装置中的一级(one-stage)命令缓冲器中一页高速缓存(cache)读操作的时限图；
图3是显示根据本发明一个实施例的非易失性存储装置中的一级命令缓冲器中一页高速缓存读操作的时限图；
图4是描述根据本发明一个实施例的非易失性存储装置中的一级命令缓冲器中一页高速缓存读操作的时限图；
图5是显示根据本发明一个实施例的非易失性存储装置中的一页高速缓存读结束操作的时限图；
图6是显示根据本发明一个实施例的非易失性存储装置中的一级命令缓冲器中二页高速缓存读操作的时限图；
图7是显示根据本发明一个实施例的非易失性存储装置中的一级命令缓冲器中二页高速缓存读操作的时限图；
图8是描述根据本发明一个实施例的非易失性存储装置中的一级命令缓冲器中二页高速缓存读操作的时限图；
图9是显示根据本发明一个实施例的非易失性存储装置中的一级命令缓冲器中二页高速缓存读操作的时限图；
图10是描述根据本发明一个实施例的非易失性存储装置中的二页高速缓存读结束操作的时限图；
图11是显示根据本发明一个实施例的非易失性存储装置中的二级命令缓冲器中一页高速缓存读操作的时限图；
图12是图解根据本发明一个实施例的非易失性存储装置中的二级命令缓冲器中一页高速缓存读操作的时限图；
图13是显示根据本发明一个实施例的非易失性存储装置中的二级命令缓冲器中二页高速缓存读操作的时限图；
图14是描述根据本发明一个实施例的非易失性存储装置中的二级命令缓冲器中二页高速缓存读操作的时限图；
图15是显示根据本发明一个实施例的非易失性存储装置中的二级命令缓冲器中二页高速缓存读操作的时限图。
具体实施方式
下文将参考附图详细说明本发明的优选实施例。顺便提及，原则上在所有描述优选实施例的附图中，相同的部件或元件给以相同的指代数字，因此省略了其重复的解释。
图1是显示根据本发明一个实施例的非易失性存储装置配置的框图，图2-4分别是显示在根据本发明一个实施例的非易失性存储装置中一级命令缓冲器中一页高速缓存读操作的时限图，图5是显示一页高速缓存读结束操作的时限图，图6-9分别是一级命令缓冲器中二页高速缓存读操作的时限图，图10是描述二页高速缓存读结束操作的时限图，图11-12分别是显示二级命令缓冲器中一页高速缓存读操作的时限图，而图13-15分别是显示二级命令缓冲器中二页高速缓存读操作的时限图。
首先参考图1解释根据本实施例的非易失性存储装置配置的一个实施。顺便提及，本发明并不仅限于如下。然而，本实施例以4存储体配置为例加以说明。
根据本实施例的非易失性存储装置被配置成，例如，一个闪存，并且包括四个存储体BK0，BK1，BK2和BK3，其分别包括含有多个非易失性存储单元的存储器阵列10a，10b，10C和10d，X解码器11a，11b，11c和11d，读出放大器12a，12b，12c和12d，数据缓冲器13a，13b，13c和13d，Y选通(gating)/Y解码器14a，14b，14c和14d等；一个控制器18，其包括一个MPU 15，一个ROM 16，一个命令解码器(包括命令缓冲器)17等，并且其根据外部命令例如读/编程/擦除等控制闪存的操作；一个存储体/X选择器19；一个页地址缓冲器20；一个列地址计数器21；一个控制信号缓冲器22；一个多路复用器23；一个电源(电泵(charge pump))24等。该非易失性存储装置通过已知的半导体制造技术在一个半导体上形成。
在本闪存中，控制信号，例如芯片使能信号(chip enablesignal)/CE，读使能信号/RE，写使能信号/WE，命令锁存使能信号CLE，地址锁存使能信号ALE，重置信号/RES等，通过外部终端输入到控制信号缓冲器22中。控制信号缓冲器22的输出被输入到控制器18。控制器18通过外部终端输出就绪/忙碌信号R/B。输入/输出信号I/O通过外部终端从和向多路复用器23输入/输出。多路复用器23的输出被输入到控制器18，页地址缓冲器20和列地址计数器21。控制器18的输出被输出到电源24和存储体/X选择器19。页地址缓冲器20的输出被输入到控制器18。存储体/X选择器19的输出被输入到X解码器11a，11b，11c和11d，以及Y选通/Y解码器14a，14b，14c和14d。列地址控制器21的输出被输入到Y选通/Y解码器14a，14b，14c和14d。多路复用器23通过内部数据总线连接Y选通/Y解码器14a，14b，14c和14d。在存储体BK0，BK1，BK2和BK3内部，Y选通/Y解码器14a，14b，14c和14d与数据缓冲器13a，13b，13c和13d，数据缓冲器13a，13b，13c和13d与读出放大器12a，12b，12c和12d分别彼此相连。电源电压VCC和VSS通过外部终端施加于闪存。
在闪存中，存储器阵列10a，10b，10c和10d分别包括多个电可擦除及可编程的非易失性存储单元，它们位于字行与位行相交的点处并且分成四个存储体BK0，BK1，BK2和BK3。存储体BK0，BK1，BK2和BK3能够分别独立地执行存储操作，例如写/读等。
存储器阵列10a，10b，10c和10d中的任意存储单元通过X解码器11a，11b，11c和11d和Y选通/Y解码器14a，14b，14c和14d分别加以选择。数据的写/读通过读出放大器12a，12b，12c和12d，数据缓冲器13a，13b，13c和13d，Y选通/Y解码器14a，14b，14c和14d和多路复用器23在所选存储器单元上执行。一旦读/写，便通过页地址缓冲器20和存储体/X选择器19确定所选存储器单元的地址，也就是X地址(行地址)，同时通过列地址计数器21确定Y地址(列地址)。存储体BK0，BK1，BK2和BK3通过存储体/X选择器19加以选择。
数据写/读时，对时限信号等的发生的控制通过控制器18加以控制。命令解码器17包括一级或二级或多级命令缓冲器，并解码通过输入/输出终端I/O和多路复用器23输入的每个命令。控制器18根据相应于被解码命令的指令执行各种存储操作。例如，即将在下面解释的页高速缓存读操作通过控制器18加以控制和执行。
下面将参考图2-4说明根据本实施例的非易失性存储装置中一级命令缓冲器中的一页高速缓存读操作。图2-4分别是显示按照图2到图3和图3到图4的时间序列连续操作的时限图。在图2-15中，I/O表示通过输入/输出终端I/O输入/输出的数据信号。BK0-BK3分别表示各个存储体的操作状态，且本信号水平低的周期表示各个存储体BK0，BK1，BK2和BK3正在执行将数据通过读出放大器12a，12b，12c和12d从存储器阵列10a，10b，10c和10d读出到数据缓冲器13a，13b，13c和13d。R/B表示从控制器18输出就绪/忙碌信号。就绪/忙碌信号能够具有3种状态：(1)是否接受下一命令，(2)是否完成根据前一命令的内部操作，(3)是否有可以获得的命令缓冲器。就绪/忙碌信号R/B是否响应了指示3种状态中任何之一的输出，能够根据命令加以转换，并借此加以确定。
尽管并不限于此，但是本实施例的解释假定，当就绪/忙碌信号R/B的水平较高，即就绪R，其表示已经完成根据前一命令的内部操作的状态，或者可以获得命令缓冲器并且能够接收下一命令的状态。当就绪/忙碌信号R/B的水平较低，即相反为忙碌B，其表示还没有完成根据前一命令的内部操作的状态，或者由于没有可以获得的命令缓冲器且不能接收下一命令的状态。
因为在图2所示的(1)期间，就绪/忙碌R/B是就绪且命令可以输入，所以从输入/输出终端I/O为存储体BK0输入读地址B0以便输入读开始命令RM。为此，在存储体BK0开始从存储器阵列10a向数据缓冲器13a的读操作。在数据从存储器阵列读出到数据缓冲器期间，就绪/忙碌信号R/B通常为忙碌，因此不能够接受下一个命令。
在(2)期间，就绪/忙碌信号变成忙碌，因为正在进行例如芯片内每个状态寄存器的设置处理，换言之，只占用一个短的时期，直到命令解码器读出存储在命令缓冲器的一个命令从而命令缓冲器中产生空闲为止。在例如芯片内的每个状态寄存器的设置处理完成之后，就绪/忙碌信号R/B立即变成就绪，因此能够接受随后的命令。
因为在(3)期间就绪/忙碌R/B是就绪且命令可以输入，所以从输入/输出终端I/O为存储体BK1输入读地址B1以便输入下一个读开始命令RM。此时，在存储体BK0正在执行前一命令的将数据从存储器阵列10a读出到数据缓冲器13a的操作。尽管存储体BK0正在执行读操作，且在先前技术中不能输入地址/数据/命令等，但是在本实施例中能够接受向另一个存储体的读命令，因为就绪/忙碌信号R/B是就绪。
因为在(3)期间为存储体BK1输入了读开始命令，且命令缓冲器高速缓存(cache)(从中取入)该命令，所以在(4)期间不能够高速缓存(取入)下一个命令。在本实施例中，命令的高速缓存最多能够进行一次，因为命令缓冲器是一级的。因此，就绪/忙碌信号R/B为忙碌，直到先前输入了读地址的存储体BK0处的从存储器阵列10a向数据缓冲器13a的读操作结束为止。
因为在(5)期间，存储体BK0中数据从存储器阵列10a向数据缓冲器13a的读出已经完成，所以自动地开始已经高速缓存在命令缓冲器中的存储体BK1的读命令，从而执行从存储器阵列10b向数据缓冲器13b的读出。因为命令缓冲器能够和存储体BK1的读出同时获得，所以就绪/忙碌信号R/B变成就绪。也就是说，就绪/忙碌信号R/B变成就绪的事实，意味着在高速缓存操作时已经完成了先前输入的读命令。当响应就绪/忙碌信号R/B变成就绪，从输入/输出终端I/O为存储体BK0输入读地址B0并借此输入缓冲器读命令RB时，数据Dout通过Y选通/Y解码器14a、多路复用器23和输入/输出终端I/O从存储体BK0的数据缓冲器13a输出到外部。在本实施例中，数据从数据缓冲器输出到外部的时期被解释成比从存储器阵列读出到数据缓冲器要长。在图2的(5)期间，例如，在数据从存储体BK0的数据缓冲器13a输出到外部期间，从存储体BK1的存储器阵列10b向数据缓冲器13b的读出结束。
一页高速缓存读操作进行到图3。在完成数据从存储体BK0的数据缓冲器13a向外部的读出之后，从输入/输出终端I/O为存储体BK2输入读地址B2从而在(6)期间输入下一个读开始命令RM。为此，在存储体BK2开始从存储器阵列10c向数据缓冲器13c的读操作。
在(7)期间，就绪/忙碌信号R/B仅在短的时间周期内变成忙碌，其方式类似于周期(2)。在例如芯片内的每个状态寄存器的设置完成之后，就绪/忙碌信号R/B立即变成就绪，因此能够接受下一个命令。
当响应就绪/忙碌信号R/B变成就绪，从输入/输出终端I/O为存储体BK1输入读地址B1从而输入缓冲器读命令RB时，在(8)期间，数据Dout通过Y选通/Y解码器14b、多路复用器23和输入/输出终端I/O从存储体BK1的数据缓冲器13b输出到外部。
在(9)期间，在完成数据从存储体BK1的数据缓冲器13b向外部的读出之后，从输入/输出终端I/O为存储体BK3输入读地址B3从而输入下一个读开始命令RM。为此，在存储体BK3开始从存储器阵列10d向数据缓冲器13d的读操作。
在(10)期间，就绪/忙碌信号R/B仅在短的时间周期内变成忙碌，其方式类似于周期(2)和(7)。在例如芯片内的每个状态寄存器的设置完成之后，就绪/忙碌信号R/B立即变成就绪，因此能够接受下一个命令。
当响应就绪/忙碌信号R/B变成就绪，从输入/输出终端I/O为存储体BK2输入读地址B2从而输入缓冲器读命令RB时，在(11)期间，数据Dout通过Y选通/Y解码器14c、多路复用器23和输入/输出终端I/O从存储体BK2的数据缓冲器13c输出到外部。
一页高速缓存读操作进行到图4。在完成数据从存储体BK2的数据缓冲器13c向外部的读出之后，从输入/输出终端I/O为存储体BK0输入读地址B0从而在(12)期间输入下一个读开始命令RM。为此，在存储体BK0开始从存储器阵列10a向数据缓冲器13a的读操作。
在(13)期间，就绪/忙碌信号R/B仅在短的时间周期内变成忙碌，其方式类似于周期(2)、(7)和(10)。在例如芯片内的每个状态寄存器的设置完成之后，就绪/忙碌信号R/B立即变成就绪，因此能够接受下一个命令。
当响应就绪/忙碌信号R/B变成就绪，从输入/输出终端I/O为存储体BK3输入读地址B3从而输入缓冲器读命令RB时，在(14)期间，数据Dout通过Y选通/Y解码器14d、多路复用器23和输入/输出终端I/O从存储体BK3的数据缓冲器13d输出到外部。
在(15)期间，在完成数据从存储体BK3的数据缓冲器13d向外部的读出之后，从输入/输出终端I/O为存储体BK1输入读地址B1从而输入下一个读开始命令RM。为此，在存储体BK1开始从存储器阵列10b向数据缓冲器13b的读操作。
在(16)期间，就绪/忙碌信号R/B仅在短的时间周期内变成忙碌，其方式类似于周期(2)、(7)、(10)和(13)。在例如芯片内的每个状态寄存器的设置完成之后，就绪/忙碌信号R/B立即变成就绪，因此能够接受下一个命令。
当响应就绪/忙碌信号R/B变成就绪，从输入/输出终端I/O为存储体BK0输入读地址B0从而输入缓冲器读命令RB时，在(17)期间，数据Dout通过Y选通/Y解码器14a、多路复用器23和输入/输出终端I/O从存储体BK0的数据缓冲器13a输出到外部。
随后以类似方式，在从存储器阵列10a，10b，10c和10d向数据缓冲器13a，13b，13c和13d进行读出同时切换存储体BK0，BK1，BK2和BK3期间，从已经完成了向外部读出的其它存储体的数据缓冲器输出数据并输入下一个地址/命令。
在本实施例中，尽管在附图中没有显示，但是当就绪/忙碌信号R/B处于高水平时，也就是，就绪R，这意味着基于前一命令的内部操作已经完成，命令缓冲器可以获得，并且能够接受下一个命令。因此，因为就绪/忙碌信号R/B为就绪，即使在(5)期间，从存储体BK1的存储器阵列10b向数据缓冲器13b的读出尚未完成，例如，在(6)期间也可能向存储体BK2输入读地址和输入读开始命令RM。在这种情况下，在从存储体BK1的存储器阵列10b向其数据缓冲器13b的操作完成之后，自动地开始从存储体BK2的存储器阵列10c向其数据缓冲器13c的读出。在此情况下，当从存储体BK1的存储器阵列10b向数据缓冲器13b的读出完成且命令高速缓存中出现空闲时，就绪/忙碌信号R/B成为就绪。
下面将参考图5解释如何结束一页高速缓存读取。因为在数据读取结束时不输入存储器读命令，所以先前输入命令完成的时限不能通过就绪/忙碌信号R/B加以确定。因此，如图5所示，准备一个结束命令END并根据结束命令END输出内部操作状态作为就绪/忙碌信号R/B(图5中A指示的部分)。
当为存储体BK2输入读地址B2以便输入缓冲器读命令RB，且数据Dout从存储体BK2的数据缓冲器13c输出到外部在较早前已经结束时，例如在图3的(11)期间，随后输入结束命令END。结果，确定处存储体BK3是否已经完成从存储器阵列10d向数据缓冲器13d的读出。也就是说，当从输入/输出终端I/O输入结束命令END时，就绪/忙碌信号R/B变成忙碌(图5中A指示的部分)，此时并没有完成内部操作。当内部操作完成时，就绪/忙碌信号R/B变成就绪。随着就绪/忙碌信号R/B变成就绪，在存储体BK3使能将数据Dout从数据缓冲器13d读出到外部。
因此，根据本实施例的非易失性存储装置，当读取这种需要占据多个页的高容量数据时，从外部可看到的存储器阵列读出到数据缓冲器所用的时间仅和处理第一读命令的时间相等。因为外部不能够看到随后的第二次，所以能够提高输出量。
下面将参考图6-9说明根据本发明的非易失性存储装置中一级命令缓冲器中的二页高速缓存读操作。图6-9分别是在四存储体配置中高速缓存相应于两页的地址和读命令时的时限图。根据前一实施例，同时执行读操作的存储体数目是一个，而根据本实施例，同时执行读操作的存储体数目是两个。顺便提及，图6-9分别是显示按照图6到图7、图7到图8和图8到图9的时间序列连续操作的时限图。
因为在图6所示的(1)期间，就绪/忙碌R/B是就绪且命令可以输入，所以从输入/输出终端I/O为存储体BK0输入读地址B0并为BK1输入读地址B1，以便输入读开始命令RM。为此，在存储体BK0和BK1开始从存储器阵列10a和10b向数据缓冲器13a和13b的读操作。在数据从存储器阵列读出到数据缓冲器期间，就绪/忙碌信号R/B通常为忙碌，因此不能够接受下一个命令。
在(2)期间，就绪/忙碌信号变成忙碌，因为正在进行例如芯片内的每个状态寄存器的设置处理，换言之，只占用一个短的时期，直到命令解码器读出存储在命令缓冲器的一个命令从而命令缓冲器中产生空闲为止。在例如芯片内每个状态寄存器的设置处理完成之后，就绪/忙碌信号R/B立即变成就绪，因此能够接受下一的命令。
因为在(3)期间就绪/忙碌R/B是就绪且命令可以输入，所以从输入/输出终端I/O为存储体BK2输入读地址B2并为存储体BK3输入读地址B3以便输入下一个读开始命令RM。此时，在存储体BK0和BK1正在执行前一命令的将数据从存储器阵列10a和10b读出到数据缓冲器13a和13b的操作。
因为在(3)期间为存储体BK2和BK3输入了读开始命令，且命令缓冲器高速缓存(取入)该命令，所以在(4)期间不能高速缓存(取入)下一个命令。在本实施例中，命令的高速缓存最多能够进行一次，因为命令缓冲器是一级的。因此，就绪/忙碌信号R/B为忙碌，直到先前输入了读地址的存储体BK0和BK1处的从存储器阵列10a和10b向数据缓冲器13a和13b的读操作结束为止。
因为在(5)期间，存储体BK0和BK1中数据从存储器阵列10a和10b向数据缓冲器13a和13b的读出已经完成，所以自动地开始已经高速缓存在命令缓冲器中的存储体BK2和BK3的读命令，从而执行从存储器阵列10c和10d向数据缓冲器13c和13d的读出。因为命令缓冲器能够和存储体BK2和BK3的读出同时获得，所以就绪/忙碌信号R/B变成就绪。当响应就绪/忙碌信号R/B变成就绪，从输入/输出终端I/O为存储体BK0输入读地址B0并借此输入缓冲器读命令RB时，数据Dout通过Y选通/Y解码器14a、多路复用器23和输入/输出终端I/O从存储体BK0的数据缓冲器13a输出到外部。
二页高速缓存读操作进行到图7。在(6)期间，当从输入/输出终端I/O为存储体BK1输入读地址B1从而输入缓冲器读命令RB时，数据Dout通过Y选通/Y解码器14b、多路复用器23和输入/输出终端I/O从存储体BK1的数据缓冲器13b输出到外部。
在(7)期间，在完成数据从存储体BK1的数据缓冲器13b向外部的读出之后，从输入/输出终端I/O为存储体BK0输入读地址B0和为存储体BK1输入读地址B1，从而输入下一个读开始命令RM。为此，开始从存储器阵列10a和10b到数据缓冲器13a和13b的读操作。
尽管在(7)期间，存储体BK0和BK1都输入读命令，但是只可以为存储体BK0的读地址B0输入读命令。
在(8)期间，就绪/忙碌信号R/B仅在短的时间周期内变成忙碌，其方式类似于周期(2)。在例如芯片内的每个状态寄存器的设置完成之后，就绪/忙碌信号R/B立即变成就绪，因此能够接受下一个命令。
在(9)期间，当响应就绪/忙碌信号R/B变成就绪，从输入/输出终端I/O为存储体BK2输入读地址B2从而输入缓冲器读命令RB时，数据Dout通过Y选通/Y解码器14c、多路复用器23和输入/输出终端I/O从存储体BK2的数据缓冲器13c输出到外部。
二页高速缓存读操作进行到图8。在完成数据从存储体BK2的数据缓冲器13c读出到外部之后，当从输入/输出终端I/O为存储体BK3输入读地址B3从而输入缓冲器度命令RB时，在(10)期间，数据Dout通过Y选通/Y解码器14d、多路复用器23和输入/输出终端I/O从存储体BK3的数据缓冲器13d输出到外部。
在完成数据从存储体BK3的数据缓冲器13d向外部的读出之后，从输入/输出终端I/O为存储体BK2输入读地址B2和为存储体BK3输入读地址B3，从而在(11)期间输入下一读开始命令RM。为此，在存储体BK2和BK3开始从存储器阵列10c和10d向数据缓冲器13c和13d的读操作。
在(12)期间，就绪/忙碌信号R/B仅在短的时间周期内变成忙碌，其方式类似于周期(2)和(8)。在例如芯片内的每个状态寄存器的设置完成之后，就绪/忙碌信号R/B立即变成就绪，因此能够接受下一个命令。
当响应就绪/忙碌信号R/B变成就绪，从输入/输出终端I/O为存储体BK2输入读地址B2从而输入缓冲器读命令RB时，在(13)期间，数据Dout通过Y选通/Y解码器14a、多路复用器23和输入/输出终端I/O从存储体BK0的数据缓冲器13a输出到外部。
二页高速缓存读操作进行到图9。在完成数据从存储体BK0的数据缓冲器13a向外部的读出之后，当从输入/输出终端I/O为存储体BK1输入读地址B1从而输入缓冲器读命令RB时，在(14)期间，数据Dout通过Y选通/Y解码器14b、多路复用器23和输入/输出终端I/O从存储体BK1的数据缓冲器13b输出到外部。
随后以如上类似的方式，在从存储器阵列10a，10b，10c和10d向数据缓冲器13a，13b，13c和13d进行两个二存储体存储体读出的同时切换存储体BK0，BK1，BK2和BK3期间，从已经完成了向外部读出的其它存储体的数据缓冲器输出数据并输入下一个地址/命令。
在本实施例中，尽管在附图中没有显示，但是当就绪/忙碌信号R/B处于高水平时，也就是，就绪R，这意味着基于前一命令的内部操作已经完成，命令缓冲器可以获得，并且能够接受下一个命令。因此，因为就绪/忙碌信号R/B为就绪，即使在(5)和(6)期间，从存储体BK2和BK3的存储器阵列10c和10d向数据缓冲器13c和13d的读出尚未完成，例如，在图7的(7)期间也可能向存储体BK0和BK1输入读地址和输入读开始命令RM。在这种情况下，在从存储体BK2和BK3的存储器阵列10c和10d向其数据缓冲器13c和13d的读出操作完成之后，自动地开始从存储体BK0和BK1的存储器阵列10a和10b向其数据缓冲器13a和13b的读出。在此情况下，当从存储体BK2和BK3的存储器阵列10c和10d向数据缓冲器13c和13d的读出完成且命令高速缓存中出现空闲时，就绪/忙碌信号R/B成为就绪。
下面将参考图10解释如何结束二页高速缓存读取。因为在数据读取结束时不输入存储器读命令，所以先前输入命令完成的时限不能通过就绪/忙碌信号R/B加以确定。因此，如图10所示，准备一个结束命令END并根据结束命令END输出内部操作状态作为就绪/忙碌信号R/B(图10中A指示的部分)。
当为存储体BK1输入读地址B1以便输入缓冲器读命令RB，且数据Dout从存储体BK1的数据缓冲器13b输出到外部在较早前已经结束时，例如在图9的(14)期间，随后输入结束命令END。结果，确定出存储体BK2和BK3是否已经完成从存储器阵列10c和10d向数据缓冲器13c和13d的读出。也就是说，当从输入/输出终端I/O输入结束命令END时，就绪/忙碌信号R/B变成忙碌(图10中A指示的部分)，此时并没有完成内部操作。当内部操作完成时，就绪/忙碌信号R/B变成就绪。随着就绪/忙碌信号R/B变成就绪，在存储体BK2和BK3使能将数据Dout从数据缓冲器13c和13d读出到外部。
因此，根据本实施例的二页高速缓存读取，从外部可获得的存储器阵列读出到数据缓冲器所用的时间仅和第一读命令的时间相等，其方式类似于先前实施例的一页高速缓存读取。因为外部不能够获得随后的第二次，所以能够提高输出量。
根据上述实施例的一页高速缓存读操作，当在将数据从数据缓冲器输出到外部所需的时间内没有完成从存储器阵列到数据缓冲器的读取时，则会出现锁存时间直到完成从存储器阵列到数据缓冲器的读取为止，从而输出量会降低。在这种情况下，使用根据本实施例的二页高速缓存读取。因此，既然从存储器阵列读出到数据缓冲器所需的时间相对于一页高速缓存变为更有效率的1/2，所以输出量能够进一步提高。
下面将参考图11和12说明在根据实施例的非易失性存储装置中二级命令缓冲器上的一页高速缓存读操作。图11和12分别是显示按照图11到12的时间顺序连续进行操作的时限图。
因为在图11所示的(1)期间，就绪/忙碌R/B是就绪且命令可以输入，所以从输入/输出终端I/O为存储体BK0输入读地址B0以便输入读开始命令RM。为此，在存储体BK0开始从存储器阵列10a读出到数据缓冲器13a的操作。
在(2)期间，就绪/忙碌信号变成忙碌，因为正在进行例如芯片内每个状态寄存器的设置处理，换言之，只占用一个短的时期，直到命令解码器读出存储在命令缓冲器的一个命令从而命令缓冲器中产生空闲为止。在例如芯片内每个状态寄存器的设置处理完成之后，就绪/忙碌信号R/B立即变成就绪，因此能够接受下一命令。
因为在(3)期间就绪/忙碌R/B是就绪且命令可以输入，所以从输入/输出终端I/O为存储体BK1输入读地址B1以便输入下一个读开始命令RM。此时，在存储体BK0正在执行前一命令的将数据从存储器阵列10a读出到数据缓冲器13a的操作。
在(4)期间，就绪/忙碌信号R/B只在短期内为忙碌，其方式类似于周期(2)。
因为在(5)期间就绪/忙碌R/B是就绪且命令可以输入，所以从输入/输出终端I/O为存储体BK2输入读地址B2从而输入下一个读开始命令RM。此时，存储体BK0正在执行将数据从存储器阵列10a读出到数据缓冲器13a的操作。
因为在(5)期间为存储体BK2输入读开始命令且每个命令缓冲器高速缓存(取入)命令，所以在(6)期间不能高速缓存(取入)下一个命令。在本实施例中，命令的高速缓存只能进行两次，因为命令缓冲器是二级的。因此，就绪/忙碌信号R/B为忙碌，直到在先前输入了读地址的存储体BK0处从存储器阵列10a到数据缓冲器13a的读取结束为止。
因为在(7)期间完成了存储体BK0处从存储器阵列10a到数据缓冲器13a的读取，所以能够自动开始已经高速缓存在相应命令缓冲器内的存储体BK1的读命令，从而执行从存储器阵列10b到数据缓冲器13b的读取。因为在存储体BK1进行读取的同时能够获得命令缓冲器，所以就绪/忙碌信号R/B变成就绪。也就是说，就绪/忙碌信号R/B变成就绪的事实，意味着在高速缓存操作时已经完成了先前输入的读命令。当响应就绪/忙碌信号R/B变成就绪，从输入/输出终端I/O为存储体BK0输入读地址B0并借此输入缓冲器读命令RB时，数据Dout通过Y选通/Y解码器14a、多路复用器23和输入/输出终端I/O从存储体BK0的数据缓冲器13a输出到外部。在图11的(7)期间，例如，在数据从存储体BK0的数据缓冲器13a输出到外部期间，从存储体BK1的存储器阵列10b向数据缓冲器13b的读出结束。当从存储体BK1的存储器阵列10b向其数据缓冲器13b的读出结束时，自动为存储体BK2开始已经高速缓存在相应命令缓冲器内的读命令，从而执行从存储器阵列10c到数据缓冲器13c的操作。
二页高速缓存读操作进行到图12。在(8)期间，在完成数据从存储体BK0的数据缓冲器13a读出到外部之后，从输入/输出终端I/O为存储体BK3输出读地址B3从而输入下一个读开始命令RM。
在(9)期间，就绪/忙碌信号R/B仅在短的时间周期内变成忙碌，其方式类似于周期(2)和(4)。
当响应就绪/忙碌信号R/B变成就绪，从输入/输出终端I/O为存储体BK1输入读地址B1从而输入缓冲器读命令RB时，在(10)期间，数据Dout通过Y选通/Y解码器14b、多路复用器23和输入/输出终端I/O从存储体BK1的数据缓冲器13b输出到外部。当从存储体BK2的存储器阵列10c向数据缓冲器13c的读出结束时，自动为存储体BK3开始已经高速缓存在相应命令缓冲器内的读命令，从而执行从存储器阵列10d到数据缓冲器13d的操作。
在(11)期间，在完成数据从存储体BK1的数据缓冲器13b读出到外部之后，从输入/输出终端I/O为存储体BK0输入读地址B0从而输入下一个读开始命令RM。
在(12)期间，就绪/忙碌信号R/B仅在短的时间周期内变成忙碌，其方式类似于周期(2)、(4)和(9)。
当响应就绪/忙碌信号R/B变成就绪，从输入/输出终端I/O为存储体BK2输入读地址B2从而输入缓冲器读命令RB时，在(13)期间，数据Dout通过Y选通/Y解码器14c、多路复用器23和输入/输出终端I/O从存储体BK2的数据缓冲器13c输出到外部。当从存储体BK3的存储器阵列10d向数据缓冲器13d的读出结束时，自动为存储体BK0开始已经高速缓存在相应命令缓冲器内的读命令，从而执行从存储器阵列10a到数据缓冲器13a的操作。
以和上述类似的方式，在从存储器阵列10a，10b，10c和10d向数据缓冲器13a，13b，13c和13d进行读出的同时切换存储体BK0，BK1，BK2和BK3期间，从已经完成了向外部读出的其它存储体的数据缓冲器输出数据并输入下一个地址/命令。
因此根据本实施例，因为使用二级命令缓冲器而能够进一步提高输出量。
下面将参考图13和14说明根据本实施例的非易失性存储装置中二级命令缓冲器处的二页高速缓存读操作。图13和14分别是显示相应于二页的地址和读命令被高速缓存在四存储体配置内的时限图。在根据图11和12所示的先前实施例中，同时执行读操作的存储体数目为一个，而在根据本实施例的读操作中，同时执行的存储体数目为两个。顺便提及，图13和14分别是显示按照图13到图14的时间序列连续操作的时限图。
因为在图13所示的(1)期间，就绪/忙碌R/B是就绪且命令可以输入，所以从输入/输出终端I/O为存储体BK0输入读地址B0并为BK1输入读地址B1，以便输入读开始命令RM。为此，在存储体BK0和BK1开始从存储器阵列10a和10b向数据缓冲器13a和13b的读操作。
在(2)期间，就绪/忙碌信号变成忙碌，因为正在进行例如芯片内每个状态寄存器的设置处理，换言之，只占用一个短的时期，直到命令解码器读出存储在命令缓冲器的一个命令从而命令缓冲器中产生空闲为止。
因为在(3)期间就绪/忙碌R/B是就绪且命令可以输入，所以从输入/输出终端I/O为存储体BK2输入读地址B2并为存储体BK3输入读地址B3以便输入下一个读开始命令RM。此时，在存储体BK0和BK1正在执行前一命令的将数据从存储器阵列10a和10b向数据缓冲器13a和13b的读操作。
在(4)期间就绪/忙碌信号R/B仅在短时间内为忙碌，其方式类似于周期(2)。
因为在(5)期间，就绪/忙碌R/B是就绪且命令可以输入，因为命令缓冲器被配置成二级，所以从输入/输出终端I/O为存储体BK0输入读地址B0并为存储体BK1输入存储体地址B1，以便输入下一个开始命令RM。当从存储体BK0和BK1的存储器阵列10a和10b到数据缓冲器13a和13b的读出完成时，自动为存储体BK2和BK3开始已经高速缓存在命令缓冲器内的读命令，从而执行从存储器阵列10c和10d到数据缓冲器13c和13d的读取。
在(6)期间，就绪/忙碌信号R/B仅在短时间内为忙碌，其方式类似于周期(2)和(4)。因为此时可以获得命令缓冲器，所以在完成例如芯片内每个状态寄存器的设置处理之后，就绪/忙碌信号R/B立即变为就绪，因此能够接受下一个命令。
在(5)和(6)期间，当占用时间来执行从存储体BK0和BK1的存储器阵列10a和10b向其数据缓冲器13a和13b的读出时，就绪/忙碌信号R/B变成忙碌的时间变长，如图15所示。
在(7)期间，当响应就绪/忙碌信号R/B变成就绪从输入/输出终端I/O为存储体BK0输入存储体地址B0从而输入缓冲器读命令RB时，数据Dout通过Y选通/Y解码器14a、多路复用器23和输入/输出终端I/O从存储体BK0的数据缓冲器13a输出到外部。在图13的(7)期间，在数据从存储体BK0的数据缓冲器13a输出到外部期间，从存储体BK2和BK3的存储器阵列10c和10d向缓冲器13c和13d的读出结束。
二页高速缓存读操作进行到图14。在(6)期间，当从输入/输出终端I/O为存储体BK1输入读地址B1从而输入缓冲器读命令RB时，数据Dout通过Y选通/Y解码器14b、多路复用器23和输入/输出终端I/O从存储体BK1的数据缓冲器13b输出到外部。
在(9)期间，在完成数据从存储体BK1的数据缓冲器13b向外部的输出之后，从输入/输出终端I/O为存储体BK2输入读地址B2和为存储体BK3输入读地址B3，从而输入下一个读开始命令RM。为此，在存储体BK0和BK1开始从存储器阵列10a和10b到数据缓冲器13a和13b的读操作。
顺便提及，在(8)和(9)期间，在随后的存储体BK0和BK1处不开始从存储器阵列10a和10b到数据缓冲器13a和13b的读操作，直到数据Dout从存储体BK0和BK1的数据缓冲器13a和13b输出到外部为止。在图14中，通过存储体BK2和BK3的读开始命令RM认定数据Dout从存储体BK0和BK1的数据缓冲器13a和13b向外部的输出已经完成。并开始从随后的存储体BK0和BK1的存储器阵列10a和10b向数据缓冲器13a和13b的读操作。
在(10)期间，就绪/忙碌信号R/B仅在短的时间周期内变成忙碌，其方式类似于周期(2)、(4)和(6)。
在(11)期间，当响应就绪/忙碌信号R/B变成就绪，从输入/输出终端I/O为存储体BK2输入读地址B2从而输入缓冲器读命令RB时，数据Dout通过Y选通/Y解码器14c、多路复用器23和输入/输出终端I/O从存储体BK2的数据缓冲器13c输出到外部。
以和上述类似的方式，在从存储器阵列10a，10b，10c和10d向数据缓冲器13a，13b，13c和13d进行两个二存储体读出的同时切换存储体BK0，BK1，BK2和BK3期间，从已经完成了向外部读出的其它存储体的数据缓冲器输出数据并输入下一个地址/命令。
进一步通过提供控制器18中的图1所示状态寄存器，将指示就绪/忙碌信号R/B的信息存储在状态寄存器内，并通过状态读命令读取状态寄存器的内容，确认就绪/忙碌信号R/B输出的状态是否相应于上述三种状态的任何一个。
而且，假定图5所示结束命令END等存储在相应多的命令缓冲器中并且命令以输入命令的次序加以执行，则只有在最多到完成最终处理的读处理(图5的周期(A))期间才能够向外部输出结束命令END。
然而，即使存在不开始执行其它处理的命令，在输入了结束命令END之后，结束命令END也能够优先于它们立即被执行，无需按照所输入命令的次序执行命令处理。特别说明地，当试图执行图2-5所示的控制时，其中命令缓冲器被提供在多个级中，图2的周期(4)是否完成无法知晓。即使在这种情况下，也有可能在输入了指定存储体BK1的存储体地址B1的读命令之后(图2的周期(3))，通过输入结束命令END知道或者鉴别周期(4)的完成。
使用本实施例的二页高速缓存读取，从每个存储器阵列读出到每个数据缓冲器所需的时间相对于一页高速缓存变为更有效率的1/2，使得有可能进一步提高输出量。
尽管上面根据优选实施例特别说明了本发明人的发明，但是本发明并不仅限于上述参考的实施例。无需说明，能够在不背离其要旨的范围内对其进行各种改变。
尽管上面的实施例已经解释了例如该存储器的读操作，但是本发明并不仅限于此，而是也可以应用于存储器的写操作。存储器的读和写也能够以复杂的形式加以执行。也就是说，从外部输入一个指定任意一个存储体的读命令，在执行从任意存储体的存储器阵列到其相应数据缓冲器的读取的同时，从外部输入指定另一个存储体的写命令，借此也能够执行向该数据缓冲器的写入操作。
尽管上面的实施例解释的是非易失性存储器，例如闪存，但是本发明并不仅限于此。本发明还能够应用于其它的存储器，例如DRAM、SRAM等。
本专利说明书公开的发明能够应用于非易失性存储装置。

Claims (14)

1.一种非易失性存储装置，包括：
多个存储体，其分别具有多个非易失性存储单元，每个单元可以电擦除数据和电编程数据，并能够分别独立地进行存储操作；以及
一个控制电路，其能够在响应从外部输入的指定了第一存储体的读命令执行从第一存储体的存储单元读取数据的读取操作期间，从外部输入指定第二存储体的读命令。
2.一种非易失性存储装置，包括：
多个存储体，其分别具有多个非易失性存储单元，每个单元可以电擦除数据和电编程数据，并能够分别独立地进行存储操作，每个所述的存储体分别具有一个缓冲器，其为将数据写入存储单元或者从存储单元读取数据暂时保存数据；以及
一个控制器，其能够在响应指定了第一存储体的读命令执行将数据从第一存储体中的存储单元读取到第一存储体的相应缓冲器期间，从外部输入指定第二存储体的读命令。
3.根据权利要求2的非易失性存储装置，其中响应读命令的操作包括从存储单元读出到相应缓冲器的第一操作和从相应缓冲器读出到外部的第二操作。
4.根据权利要求3的非易失性存储装置，其中所述控制器在执行响应指定了第一存储体的读命令执行所述第二操作期间，能够控制执行响应指定第二存储体的读命令的所述第一操作。
5.一种非易失性存储装置，包括：
多个存储体，其分别具有多个非易失性存储单元，每个单元可以电擦除数据和电编程数据，并能够分别独立地进行存储操作，每个所述的存储体分别具有一个缓冲器，其为将数据写入存储单元或者从存储单元读取数据暂时保存数据；以及
一个控制电路，其能够在响应指定了第一存储体的读命令执行将数据从第一存储体的存储单元读取到第一存储体的相应缓冲器期间，从外部输入指定第二存储体的写命令。
6.一种非易失性存储装置，包括：
多个存储体，其分别具有多个非易失性存储单元，并能够分别独立地进行存储操作；其中每个所述的存储体分别具有一个缓冲器，其为将数据写入存储单元或者从存储单元读取数据暂时保存数据；以及
一个控制电路，其能够在响应伴随指定了第一存储体的第一地址的读命令而执行将数据从第一存储体的存储单元读取到第一存储体的相应缓冲器的同时，从外部输入伴随指定第二存储体的第二地址的读命令。
7.一种非易失性存储装置，包括：
一个控制电路；
一个输入/输出终端；以及
一个非易失性存储部分，
其中所述控制电路、所述输入/输出终端和所述非易失性存储部分布置在一个半导体基片上，
其中非易失性存储部分包括多个存储器阵列和相应于各存储器阵列的各数据缓冲器，以及
其中该控制电路通过输入/输出终端接收指定了第一存储器阵列的读操作指令，在第一周期期间通过输入/输出终端输出第一信号，之后能够在将数据从第一存储器阵列读出到相应第一存储器阵列的数据缓冲器的同时，接收指定了与第一存储器阵列不同的第二存储器阵列的读操作指令。
8.根据权利要求7的非易失性存储装置，
其中控制电路包括一个命令缓冲器，
其中该命令缓冲器暂时存储通过输入/输出终端接收的操作指令，直到响应控制单元的操作指令开始操作为止，以及
其中通过输入/输出终端输出第一信号的第一周期相应于如下的周期，即其中指定了第一存储器阵列的读操作指令被暂时存储在存储在命令缓冲器中的周期。
9.根据权利要求8的非易失性存储装置，
其中控制电路能够通过输入/输出终端接收状态输出操作指令，并且在响应状态输出操作指令的接收将数据从第一存储器阵列读出到第一存储器阵列的相应数据缓冲器的同时，通过输入/输出终端输出第一信号。
10.根据权利要求8的非易失性存储装置，
其中在完成将数据从第一存储器阵列读出到第一存储器阵列的相应数据缓冲器之后，控制电路能够开始将数据从第二存储器阵列读出到第二存储器阵列的相应数据缓冲器，以及
其中在从第一存储器阵列的相应数据缓冲器读出的数据从第二存储器阵列读出到第二存储器的相应数据缓冲器的同时，控制电路能够通过输入/输出终端输出该数据。
11.一种非易失性存储装置，包括：
一个控制电路；
一个输入/输出终端；以及
一个非易失性存储部分，
其中所述控制电路、所述输入/输出终端和所述非易失性存储部分布置在一个半导体基片上，
其中非易失性存储部分包括多个存储器阵列和多个相应于该存储器阵列的数据缓冲器，
其中控制电路包括一个命令缓冲器，
其中该命令缓冲器能够通过输入/输出终端存储操作指令中的任意一个，这些操作指令包括读操作指令，
其中读操作指令包括一个地址部分和一个操作指定部分，且该地址部分能够包括用于指定一个或多个存储器阵列的地址，
其中该控制电路接收伴随指定了第一存储器阵列和第二存储器阵列的地址部分的读操作指令，之后能够在将数据从第一存储器阵列读出到相应第一存储器阵列数据缓冲器和将数据从第二存储器阵列读出到相应第二存储器阵列数据缓冲器期间，接收伴随用于指定第三存储器阵列和第四存储器阵列的地址部分的读操作指令，以及
其中当操作指令能够存储在命令缓冲器中时，控制电路输出第一状态信号到输入/输出终端，且当操作指令不能存储在其中时，控制电路输出第二状态信号到输入/输出终端。
12.根据权利要求11的非易失性存储装置，
其中命令缓冲器能够存储通过输入/输出终端接收的第一操作指令，之后能够响应相应于控制电路的第一操作指令的开始操作来通过输入/输出终端存储第二操作指令。
13.根据权利要求11的非易失性存储装置，
其中在执行响应伴随用于指定第三存储器阵列和第四存储器的地址部分的读操作指令的操作期间，在完成响应伴随用于指定第一存储器阵列和第二存储器阵列的地址部分的读操作指令的操作之后，控制电路能够通过输入/输出终端将存储的数据输出到任何一个相应于第一存储器阵列的数据缓冲器或相应于第二存储器阵列的数据缓冲器。
14.根据权利要求13的非易失性存储装置，
其中操作指令进一步包括一个状态输出操作指令，
其中状态输出操作指令包括一个操作指定部分，以及
其中控制电路能够输出第一状态信号和第二状态信号的其中一个而并不输出指示操作指令是否能够存储在命令缓冲器内的信号，第一状态信号指示一个或多个存储器阵列中正在执行写操作和读操作之一，第二状态信号指示在所有的存储器阵列中都没有执行写操作或读操作。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102081582A (zh) * 2010-12-08 2011-06-01 钰创科技股份有限公司 在一总线上操作闪存的方法
CN103608867A (zh) * 2011-04-01 2014-02-26 中小企业银行 非易失性存储元件、电子控制***、以及操作该非易失性存储元件的方法
CN109712665A (zh) * 2018-02-27 2019-05-03 上海安路信息科技有限公司 存储器及存储器的功能测试方法
CN112309453A (zh) * 2019-08-02 2021-02-02 美光科技公司 用于存储器功率管理的方法以及采用所述方法的存储器装置和***

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8888864B2 (en) * 2005-03-29 2014-11-18 Motion Control Energy storing foot plate
US7283418B2 (en) * 2005-07-26 2007-10-16 Micron Technology, Inc. Memory device and method having multiple address, data and command buses
JP2010218664A (ja) * 2009-03-18 2010-09-30 Toshiba Corp 半導体記憶装置およびその制御方法
KR102012740B1 (ko) * 2012-07-18 2019-08-21 삼성전자주식회사 복수의 불휘발성 메모리 칩들을 포함하는 저장 장치 및 그것의 제어 방법
JP2014139862A (ja) * 2014-05-01 2014-07-31 Hitachi Ltd 半導体装置、および記憶装置
US10096366B2 (en) 2016-01-28 2018-10-09 Toshiba Memory Corporation Memory system including multi-plane flash memory and controller
US10134482B2 (en) * 2017-01-17 2018-11-20 Micron Technology, Inc. Apparatuses and methods for high speed writing test mode for memories
US11488650B2 (en) * 2020-04-06 2022-11-01 Memryx Incorporated Memory processing unit architecture
US11816030B2 (en) * 2022-01-24 2023-11-14 Macronix International Co., Ltd. Memory device and operating method thereof

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6081878A (en) * 1997-03-31 2000-06-27 Lexar Media, Inc. Increasing the memory performance of flash memory devices by writing sectors simultaneously to multiple flash memory devices
US6883044B1 (en) * 2000-07-28 2005-04-19 Micron Technology, Inc. Synchronous flash memory with simultaneous access to one or more banks
JP3699890B2 (ja) * 2000-08-30 2005-09-28 シャープ株式会社 不揮発性半導体記憶装置
JP2002319287A (ja) * 2001-04-20 2002-10-31 Fujitsu Ltd 不揮発性半導体メモリ
US6584034B1 (en) * 2001-04-23 2003-06-24 Aplus Flash Technology Inc. Flash memory array structure suitable for multiple simultaneous operations
US7290109B2 (en) * 2002-01-09 2007-10-30 Renesas Technology Corp. Memory system and memory card
JP2003223792A (ja) * 2002-01-25 2003-08-08 Hitachi Ltd 不揮発性メモリ及びメモリカード
JP4050548B2 (ja) * 2002-04-18 2008-02-20 株式会社ルネサステクノロジ 半導体記憶装置

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102081582A (zh) * 2010-12-08 2011-06-01 钰创科技股份有限公司 在一总线上操作闪存的方法
CN103608867A (zh) * 2011-04-01 2014-02-26 中小企业银行 非易失性存储元件、电子控制***、以及操作该非易失性存储元件的方法
US9262099B2 (en) 2011-04-01 2016-02-16 Industrial Bank Of Korea Non-volatile memory device, electronic control system, and method of operating the non-volatile memory device
CN103608867B (zh) * 2011-04-01 2016-03-30 中小企业银行 非易失性存储元件、电子控制***、以及操作该非易失性存储元件的方法
CN109712665A (zh) * 2018-02-27 2019-05-03 上海安路信息科技有限公司 存储器及存储器的功能测试方法
CN109712665B (zh) * 2018-02-27 2020-09-15 上海安路信息科技有限公司 存储器及存储器的功能测试方法
CN112309453A (zh) * 2019-08-02 2021-02-02 美光科技公司 用于存储器功率管理的方法以及采用所述方法的存储器装置和***

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