CN1702601A - 带串行ata接口的电子设备及该设备中使用的省电控制方法 - Google Patents

带串行ata接口的电子设备及该设备中使用的省电控制方法 Download PDF

Info

Publication number
CN1702601A
CN1702601A CNA2005100548750A CN200510054875A CN1702601A CN 1702601 A CN1702601 A CN 1702601A CN A2005100548750 A CNA2005100548750 A CN A2005100548750A CN 200510054875 A CN200510054875 A CN 200510054875A CN 1702601 A CN1702601 A CN 1702601A
Authority
CN
China
Prior art keywords
electronic equipment
period
power down
down mode
inhibit signal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CNA2005100548750A
Other languages
English (en)
Other versions
CN100347641C (zh
Inventor
猪狩史
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Publication of CN1702601A publication Critical patent/CN1702601A/zh
Application granted granted Critical
Publication of CN100347641C publication Critical patent/CN100347641C/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/26—Power supply means, e.g. regulation thereof
    • G06F1/32—Means for saving power
    • G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/26—Power supply means, e.g. regulation thereof
    • G06F1/32—Means for saving power
    • G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
    • G06F1/3234—Power saving characterised by the action undertaken
    • G06F1/325—Power saving in peripheral device
    • G06F1/3268—Power saving in hard disk drive
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D30/00—Reducing energy consumption in communication networks
    • Y02D30/50—Reducing energy consumption in communication networks in wire-line communication networks, e.g. low power modes or reduced link rate

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Power Sources (AREA)

Abstract

电子设备(10)具有串行ATA接口和禁止信号发生器(48)。所述串行ATA接口把数据发送到通过总线(30)与之相连的、带有串行ATA接口的另一台电子设备(20)。所述禁止信号发生器(48)被配置为产生禁止信号(55)，以便禁止恢复请求和省电请求至少其中之一。所述恢复请求的功能是请求所述另一台电子设备(20)把其串行ATA接口从省电状态恢复到所述非省电状态。所述省电请求从所述另一台电子设备(20)提供给所述电子设备(10)，以便请求所述电子设备(10)的所述串行ATA接口从非省电状态切换到省电状态。

Description

带串行ATA接口的电子设备及 该设备中使用的省电控制方法
技术领域
本发明涉及一种带有串行AT附件(ATA)接口的电子设备，更确切地说，涉及这种类型的电子设备，其由磁盘驱动器表示且适于省电，以及所述电子设备中所用的省电控制方法。
背景技术
最近已经建立了串行ATA(SATA)接口的标准。串行ATA接口用作由硬盘驱动器表示的***设备和由个人计算机表示的主机(主机***)之间的接口。在这一点上，串行ATA接口类似于常规ATA接口(即并行ATA接口)。
具有所述串行ATA接口的***设备，比如硬盘驱动器(HDD)，由串行ATA总线连接到主机。在这种HDD中，为了确保与并行ATA接口兼容，需要把并行ATA接口转换为串行ATA接口，以及把串行ATA接口转换为并行ATA接口。这种接口转换由例如LSI(桥路LSI)进行，它被称为串行ATA接口控制电路(串行ATA桥路)。串行ATA接口控制电路是为所述HDD而提供。
串行ATA接口的所述标准(后文称为“串行ATA标准”)规定了不同功能的三层，即物理层、链路层和传输层。所述物理层解释收到的数据，并且把所述数据按照所述解释的结果传送到所述链路层。所述物理层能够执行高速率串行数据发送和接收。所述物理层也响应所述链路层发出的请求，向其输出串行数据信号。所述链路层向所述物理层提供输出信号的请求。所述物理层也向所述传输层提供从所述物理层发送的所述数据。所述传输层进行转换，以便进行符合并行ATA接口的所述标准(后文称为“所述并行ATA标准”)的操作。假设上述串行ATA接口控制电路用于HDD中，所述传输层的角色就对应于采用并行ATA连接之常规主机中ATA信号输出单元的角色。
所述串行ATA接口控制电路具有处理单元，用于进行涉及所述物理层、链路层和传输层的处理。所述串行ATA接口控制电路根据所述ATA接口标准，通过并行ATA总线(或遵从所述并行ATA总线的总线)，连接到所述HDD的磁盘控制器(HDC)。所以，在所述串行ATA接口控制电路和所述HDD的HDC之间的所述连接中，进行等价于所述ATA接口标准中规定的或者符合所述标准的操作。
串行ATA标准对串行ATA接口规定了三种电源管理模式，即“PHY READY(空闲)”、“部分”和“睡眠”模式。“空闲(PHYREADY)”模式表明设定非省电状态所用的模式(非省电模式)。在非省电状态表明的状态下，实现物理层操作的物理层处理单元和主锁相环(PLL)电路运行，而且主机和***设备的接口状态相互同步。“部分”模式和“睡眠”模式表明设定省电状态所用的模式(省电模式)。省电状态意味着物理层处理单元正在运行，而且接口信号处于中性逻辑状态。
定义“部分”模式和“睡眠”模式之间的差异在于从其恢复到“PHYREADY(空闲)”模式所需的时间。更确切地说，按规定从“部分”模式恢复所需的时间不可超过10μs。另一方面，按规定从“睡眠”模式恢复所需的时间不可超过10ms。只要恢复时间和接口电源状态符合标准，制造商就能够选择设备的部件、在“部分”或“睡眠”模式下应当执行的省电功能(即能够选择在模式下应当关断的电路)。
串行ATA标准规定了从“PHY READY(空闲)”模式(即非省电模式)转换到“部分”或“睡眠”模式(即省电模式)的过程，以及从“部分”或“睡眠”模式恢复的过程。不过，它们没有规定从状态一旦切换之时到进行恢复操作之时的最小时间范围。
日本专利申请公开号2000-181584公开了一种技术(后文称为“现有技术”)，用于在具有串行接口电路的装置中省电。在串行接口电路中采用了这种现有技术，以便定期进行通信操作，比如根据IEEE1394串行接口的通信。现有技术的特征在于，停止向串行接口电路的时钟周期供应以及再次启动周期供应受到控制。换言之，在现有技术中，实现装置的省电是通过控制串行接口电路的周期性停止和再次启动。不过，仅仅在串行接口电路定期进行通信操作时才实现了省电。
反之，串行ATA标准中规定的省电模式在主机侧和***设备侧都可以控制。所以，在主机或***设备设定了任意的省电模式之后，主机和***设备的节点就可以立即确定，需要从省电模式恢复到“空闲”状态(非省电模式)。一般说来，要从省电状态恢复到“空闲”状态的节点能够确认其省电状态。不过，这个节点往返确认与第一次陈述之节点相连的另一个节点(后文称为“相连的节点”)的省电状态(尤其是转换状态)。所以，要从省电状态恢复到“空闲”状态的节点向相连的节点发出请求，无论相连的节点的省电状态如何。
现在考虑多个电路元件形成之电子电路的省电操作。在这种情况下，每个电路元件作为省电的预置目标通常具有其独特的省电结构。在这种类型的电路中，为了完成转换到省电状态的操作，需要把所有预置的电路元件都切换到指定的省电状态。由预定的过程进行每个电路元件至省电状态的切换。所以，在上述电子电路中，在所有电路元件作为省电目标都切换到指定的省电状态之前，存在着转换至省电状态正在发生的中间状态。
这里假设一个节点已经把从省电状态恢复的请求提供给与其相连的另一个节点，后者包括多个电子电路，它们现在处于上述中间状态。在这种情况下，恢复请求有可能未到达节点中的电子电路。如果没有收到恢复请求，就无法可靠地进行从省电状态恢复。在例如某些电路元件仍然在操作而其他元件已经切换到省电状态时，就会发生这种恢复错误。不仅如此，电路元件可能需要预定的时段以切换到省电状态。换言之，电路元件可能呈现上述中间状态。同时在这种情况下，也可能发生类似于以上的恢复错误。
发明内容
本发明的一个目的是使带有串行ATA接口的电子设备能够避免存在由于中间状态而发生的错误，中间状态为正在发生至省电状态的转换。
电子设备包括串行ATA接口和禁止信号发生器。串行ATA接口用于把数据发送到通过总线与电子设备相连的、带有串行ATA接口的另一台电子设备。禁止信号发生器被配置为产生禁止信号，以便禁止(1)恢复请求和(2)省电请求中至少其中之一。恢复请求用于请求另一台电子设备把另一台电子设备的串行ATA接口从省电状态恢复到非省电状态。省电请求从另一台电子设备提供给电子设备，以便请求电子设备的串行ATA接口从非省电状态切换到省电状态。
根据本发明的一个实施例，提供了带有串行ATA接口的电子设备，以便在串行ATA总线处于非省电状态时，通过串行ATA总线把数据发送到与之相连的、带有串行ATA接口的另一台电子设备。设备包括恢复请求禁止信号发生器，被配置为产生恢复请求禁止信号，禁止信号用于禁止发送恢复请求信号模式，该模式请求另一台电子设备把另一台电子设备的串行ATA接口从省电状态恢复到非省电状态。在启动了至省电状态的转换之后，恢复请求禁止信号发生器在预置的时段内产生恢复请求禁止信号。恢复请求输出单元被配置为响应从省电状态恢复到非省电状态的请求，输出将要发送到另一台电子设备的恢复请求信号模式。请求发生在电子设备中，在恢复请求禁止信号被取消之前，恢复请求输出单元延迟恢复请求信号模式的输出。当恢复请求发生在产生恢复请求禁止信号的时段中时，这些动作就会发生。
根据本发明的另一个实施例，提供了带有串行ATA接口的电子设备，以便通过串行ATA总线把数据发送到与之相连的、带有串行ATA接口的另一台电子设备。设备包括接收禁止信号发生器，被配置为产生接收禁止信号，禁止信号用于禁止接收从另一台电子设备提供的省电请求，省电请求用于请求串行ATA接口切换到省电状态。在启动了从省电状态到非省电状态的恢复之后，接收禁止信号发生器在预置的时段内产生接收禁止信号。请求接收判断单元被配置为判断是否应当接受省电请求。当产生接收禁止信号时，请求接收判断单元就判定不接受省电请求。
附图简要说明
在说明书中加入并构成其一部分的附图，展示了本发明的若干实施例，并且连同上面给出的一般说明和下面给出的若干实施例的详细说明，用于讲解本发明的原理。
图1是一幅框图，展示了根据本发明实施例的、带有硬盘驱动器(HDD)10之***的结构；
图2是一幅框图，展示了图1中出现的恢复请求发送控制单元123；
图3是一幅框图，展示了图1中出现的省电请求接收控制单元124；
图4是一幅时序图，展示了恢复请求发送控制单元123的操作计时；
图5是一幅时序图，展示了省电请求接收控制单元124的操作计时。
具体实施方式
下面将参考附图，详细介绍本发明的一个实施例，其中本发明应用于一个***，它配备了具有串行ATA接口(SATA接口)的硬盘驱动器。图1是一幅框图，展示了根据本发明实施例的、带有硬盘驱动器(HDD)10之***的结构。HDD10是存储设备(电子设备)，配备了主HDD单元11和SATA接口控制电路(后文简称为“SATA控制电路”)12。主HDD单元11对应于使用并行ATA接口进行并行数据传递的常规HDD。SATA控制电路12是***设备所用的SATA(串行ATA)桥路。SATA控制电路12通过并行ATA总线(后文称为“PATA总线”)13连接到主HDD单元11，同时通过串行ATA总线(后文称为“SATA总线”)30连接到主机(主机***)20。SATA控制电路12是由例如单片桥路LSI形成的，它进行并行ATA接口和串行ATA接口之间的接口转换。确切地说，SATA控制电路12具有一种功能，把通过SATA总线30发送的指令转换为适于PATA总线13(即适于并行ATA接口)的指令，并且通过PATA总线13把它发送到主HDD单元11。SATA总线30可以由电缆或布线图案形成。布线图案可以在例如主机20的印刷电路板上形成。
主机20是采用HDD10作为存储设备的电子设备。主机20是例如个人计算机。主机20包括主机单元21和SATA控制电路22。主机单元21对应于使用并行ATA接口传递并行数据的常规主机。SATA控制电路22通过PATA总线(并行ATA总线)23连接到主机单元21，同时通过SATA总线(串行ATA总线)30连接到HDD10。换言之，SATA控制电路22是PATA总线连接类型的主机桥路。类似于HDD10中的SATA控制电路12，SATA控制电路22也是由单片桥路LSI形成的，它进行并行ATA接口和串行ATA接口之间的接口转换。确切地说，SATA控制电路22具有一种功能，把通过PATA总线23发送的指令转换为适于SATA总线30(即适于SATA接口)的指令，并且通过SATA总线30把它发送到HDD10。PATA总线13和23可以替换为与其相符的各自总线，如***组件互连(PCI)总线。在这种情况下，SATA控制电路(SATA桥路)12和22可以在PCI桥路中提供。
SATA控制电路12和22分别包括物理层处理单元121和221、链路/传输层处理单元122和222、恢复请求发送控制单元123和223以及省电请求接收控制单元124和224。物理层处理单元121和221通过SATA总线30执行高速率串行数据传递(发送/接收)。在这时，数据传输率是1.5Gbps(京位每秒)。物理层处理单元121和221分别解释从SATA总线30收到的数据，并且按照解释的结果，把数据发送到链路/传输层处理单元122和222。另外，物理层处理单元121和221还分别响应链路/传输层处理单元122和222发出的请求，输出(发送)串行数据信号。
链路/传输层处理单元122和222中每个都包括链路层处理单元和传输层处理单元，图中未显示。链路/传输层处理单元122和222中各自的链路层处理单元响应处理单元122和222的传输层处理单元发出的请求，向物理层处理单元121和221提供输出信号的请求。另外，处理单元122和222中各自的链路层处理单元还向各自的传输层处理单元提供从物理层处理单元121和221发送的数据。传输层处理单元进行并行ATA接口和串行ATA接口之间的接口转换。
在已经发生了需要从省电状态恢复到“空闲”状态(非省电状态)这样的情况时，分别安装在HDD10和主机20中的恢复请求发送控制单元123和223就分别控制着对主机20和HDD10之恢复请求的发送时间。考虑到正在发生转换至省电状态的中间状态，恢复请求发送控制单元123和223被配置为延迟发送对主机20和HDD10的恢复请求。
分别安装在HDD10和主机20中的省电请求接收控制单元124和224分别控制着从主机20和HDD10发送之省电请求的接收。在这个实施例中，当主机20(或HDD10)已经发送省电请求时，省电请求接收控制单元124(或224)就考虑到从最后的恢复操作启动之时经历的时间，判断是否应当接受从主机20(或HDD10)发送的省电请求。省电请求接收控制单元124(或224)根据判断结果，向主机20(或HDD10)提供响应(肯定或否定)。
图2是一幅框图，展示了恢复请求发送控制单元123。如图所示，恢复请求发送控制单元123包括可编程计时器41和42、触发器43和44、或门45、恢复请求输出单元46以及计时器设置单元47。当省电模式信号PARTIAL(部分)和SLUMBER(睡眠)例如上升时，分别激活可编程计时器41和42。可编程计时器41和42分别对预定间隔Tp1所对应的脉冲和预定间隔Ts1所对应的脉冲进行计数。当信号PARTIAL和SLUMBER处于例如高电平时，它们分别表明HDD10处于“部分”模式和“睡眠”模式。在测量了间隔Tp1和Ts1之后，可编程计时器41和42分别输出超时信号51和52。可编程计时器41和42分别包括计数器(CNT)411和421、寄存器(REG)412和422以及比较器(CMP)413和423。
触发器43和44是例如RS触发器。触发器43和44中每个都具有端子R、S和Q。触发器43和44的端子S分别接收省电模式信号PARTIAL和SLUMBER。触发器43和44的端子R分别接收超时信号51和52。从触发器43和44的端子Q输出的信号分别用作恢复请求禁止信号53和54，用于禁止发送恢复请求信号模式COMWAKE。或门45获取恢复请求禁止信号53和54的逻辑和。或门45的输出信号用作恢复请求禁止信号55。换言之，可编程计时器41和42、触发器43和44以及或门45组成了恢复请求禁止信号发生器48，用于产生恢复请求禁止信号55。
恢复请求输出单元46根据HDD10中出现的恢复请求56，输出恢复请求信号模式COMWAKE。恢复请求56表明，需要从省电状态恢复到“空闲”状态。恢复请求信号模式COMWAKE是特定的信号模式，用于请求连接到HDD10的节点(在这种情况下是主机20)从省电状态恢复到“空闲”状态。恢复请求输出单元46根据恢复请求禁止信号55，判定恢复请求信号模式COMWAKE的输出时间。在这个实施例中，恢复请求输出单元46在产生恢复请求禁止信号55时(恢复请求禁止时段)，禁止发送恢复请求信号模式COMWAKE。根据从例如主机20发出的计时器设置命令，计时器设置单元47在由命令指定的、可编程计时器41和42的寄存器412和422之一中，设置命令指定的计时器值。恢复请求发送控制单元223具有的结构与图2所示的恢复请求发送控制单元123相同。
图3是一幅框图，展示了省电请求接收控制单元124。如图3所示，省电请求接收控制单元124包括可编程计时器61和62、触发器63和64、或门65、请求接收判断单元66以及计时器设置单元67。当恢复操作启动信号71和72例如上升时，分别激活可编程计时器61和62。可编程计时器61和62分别对预定间隔Tp2所对应的脉冲和预定间隔Ts2所对应的脉冲进行计数。恢复操作启动信号71指明从“部分”模式中的省电状态(“部分”状态)恢复到“空闲”状态的启动时间，而恢复操作启动信号72指明从“睡眠”模式中的省电状态(“睡眠”状态)恢复到“空闲”状态的启动时间。在测量了间隔Tp1和Ts1之后，可编程计时器61和62分别输出超时信号72和74。可编程计时器61和62的结构与图2所示的可编程计时器41和42相同，尽管图3没有显示它们。
触发器63和64是例如RS触发器。触发器63和64的端子S分别接收恢复操作启动信号71和72。触发器63和64的端子R分别接收超时信号73和74。从触发器63和64的端子Q输出的信号分别用作接收禁止信号75和76，用于禁止接收省电请求。或门65获取接收禁止信号75和76的逻辑和。或门65的输出信号用作接收禁止信号77。换言之，可编程计时器61和62、触发器63和64以及或门65组成了接收禁止信号发生器68，用于产生接收禁止信号77。
请求接收判断单元66确定是否应当接受连接到HDD10的节点(在这种情况下是主机20)发出的省电请求。在这个实施例中，如果在产生了接收禁止信号77时请求接收判断单元66收到了主机20发出的省电请求，它就向主机20返回否定。根据主机20发出的计时器设置命令，计时器设置单元67如同图2的计时器设置单元47，在命令指定的、可编程计时器61和62的寄存器之一中，设置命令指定的计时器值。也有可能使计时器设置单元47对可编程计时器61和62进行计时器值设置。
现在将通过主要介绍HDD10的SATA控制电路12中包括的恢复请求发送控制单元123和省电请求接收控制单元124的操作，来介绍实施例的功能。首先，将参考图4的时序图，介绍恢复请求发送控制单元123的操作。这里假设HDD10的SATA控制电路12已经进行了一项操作，从“空闲”状态(非省电状态)转换到例如“部分”状态作为省电状态。SATA控制电路12在例如通过SATA总线30从主机收到“部分”模式请求后进行操作。当SATA控制电路12从HDD10的主HDD单元11收到要发送到主机20的“部分”模式请求时，它也进行操作。“部分”模式请求是省电模式请求。在任何情况下，HDD10的SATA控制电路12和主机20的SATA控制电路22都进行转换到“部分”状态的操作。结果，HDD10和主机20就从“空闲”模式切换到“部分”模式。不过应当指出，它们之间电路元件中的每一个作为省电目标结束其转换到“部分”状态所需的时间不同，电路元件包括在SATA控制电路12的物理层处理单元121和链路/传输层处理单元122中。换言之，物理层处理单元121和链路/传输层处理单元122呈现出它们正在切换到“部分”状态(省电状态)的中间状态。SATA控制电路22的物理层处理单元221和链路/传输层处理单元222也是如此。
所以，如果在转换到“部分”状态启动之后，就立即发生了需要从“部分”状态恢复到“空闲”状态的这种情况，也可能无法可靠地执行从“部分”状态恢复到“空闲”状态。考虑到这一点，采用以下机制来延迟发送恢复请求信号模式COMWAKE，直至从转换到“部分”状态启动起经历了预定间隔Tp1。
首先，假设在t1时，SATA控制电路12接收“部分”模式请求并且开始转换到“部分”状态。在这时，省电模式信号PARTIAL呈现出高电平，如例如图4所示。当信号PARTIAL处于高电平时，可编程计时器41的计数器411就把其计数值复位至零，并且开始按照向其输入的时钟信号CLK进行计数。
另外，当省电模式信号PARTIAL处于高电平时，触发器43就置位，从而产生了从触发器43的端子Q输出的信号，即恢复请求禁止信号53。恢复请求禁止信号53输入到或门45的一个端子。取消的恢复请求禁止信号54提供给或门45的另一个端子。所以，或门45就输出了恢复请求禁止信号53的状态对应的信号作为恢复请求禁止信号55。换言之，在t1时产生了恢复请求禁止信号55。
可编程计时器41的寄存器412保存着要由可编程计时器41的计数器411测量的间隔Tp1。间隔Tp1由计时器设置单元47按照例如主机20发出的计时器设置命令设定。因此，寄存器412可以保存着任意数值(计时器值)作为间隔Tp1。每次时钟信号CLK上升时，计数器411都增加其计数值。比较器413对比计数器411的数值和寄存器412保存的间隔Tp1。如果计数器411的数值等于间隔Tp1，即如果计数器411已经测量了间隔Tp1，比较器413就产生超时信号51。当产生了超时信号51时，计数器411就停止计数。
当产生了超时信号51时，触发器43就复位。结果，就取消了从触发器43的端子Q输出的恢复请求禁止信号53。当取消了恢复请求禁止信号53时，也就取消了恢复请求禁止信号55。如图4所示，恢复请求禁止信号55在t3时被取消，它在产生信号55的t1时间之后过了间隔Tp1。
另一方面，恢复请求输出单元46监视着恢复请求信号56的出现。检测到恢复请求56的出现之后，恢复请求输出单元46就按照恢复请求禁止信号55的状态确认恢复请求是否被禁止。这里假设恢复请求56已经在t2时发出，在产生恢复请求禁止信号55的时段之内，如图4所示。在这种情况下，恢复请求输出单元46即使检测到了恢复请求56，它也不立即输出恢复请求信号模式COMWAKE，而是等待恢复请求禁止信号55被取消。在恢复请求禁止信号55被取消的t3时，恢复请求输出单元46才响应恢复请求56，输出恢复请求信号模式COMWAKE。物理层处理单元121通过SATA总线30，向主机20发送恢复请求信号模式COMWAKE。
然后，HDD10的SATA控制电路12中包括的物理层处理单元121和链路/传输层处理单元122执行从“部分”状态到“空闲”状态的恢复。另一方面，主机20的SATA控制电路22中包括的物理层处理单元221和链路/传输层处理单元222也按照收到的恢复请求信号模式COMWAKE，执行从“部分”状态到“空闲”状态的恢复。
如上所述，从开始转换到“部分”状态起过了间隔Tp1之后，从HDD10的SATA控制电路12向主机20发送恢复请求信号模式COMWAKE。设置间隔Tp1时考虑了从开始转换到“部分”状态到转换结束期间的中间状态。在实施例中，间隔Tp1被设定为例如5μs，它足以完成到“部分”状态的转换。这就防止了在主机20期望呈现出转换到省电状态完成之前之中间状态的时段期间，请求主机20从省电状态恢复到非省电状态。即使在开始转换到“部分”状态之后HDD10立即发出了恢复请求56，也是在经历了间隔Tp1(其中期望主机呈现中间状态)之后才请求主机20从省电状态恢复到非省电状态。所以，就能够防止主机20因为中间状态而未能收到恢复请求。结果，HDD10和主机20都能够可靠地从“部分”状态返回到“空闲”状态，从而激活SATA总线30以便使用SATA总线30进行数据通信。
在SATA控制电路12中，能够确认物理层处理单元121和链路/传输层处理单元122的省电状态。所以，如果能够确认在SATA控制电路12中转换到省电状态(“部分”状态)已经完成，在取消恢复请求禁止信号55之前也可以在SATA控制电路12中开始从“部分”状态恢复到“空闲”状态。另外，如果在取消了恢复请求禁止信号55时发出了恢复请求56，恢复请求输出单元46就立即输出恢复请求信号模式COMWAKE。
假设在开始转换到“部分”状态之后在HDD10中立即出现恢复请求时进行上述操作。不过显而易见，在开始转换到“睡眠”状态之后立即在HDD10中出现恢复请求时，恢复请求发送控制单元123进行的操作也类似于上述操作。不过在这种情况下，是在开始转换到“睡眠”状态之后的间隔Ts1之内禁止发送恢复请求。设置间隔Ts1时考虑了从开始转换到“睡眠”状态到转换结束期间的中间状态。在这个实施例中，间隔Ts1被设定为足以完成到“睡眠”状态之转换的数值。Ts1＞Tp1，这是由从“部分”和“睡眠”状态恢复到“空闲”状态所需的时间之间定义中的差异确定的。不仅如此，如果HDD10和主机20之间的关系与以上相反，主机20中的恢复请求发送控制单元223进行的操作就类似于上述的操作。
现在参考图5的时序图，将对HDD10的SATA控制电路12中包括的省电请求接收控制单元124进行的操作给出说明。首先，假设在HDD10和主机20之一中出现了从“部分”状态(省电状态)恢复到“空闲”状态的请求，例如在HDD10中。在HDD10中出现请求意味着需要在恢复完成后操作SATA总线30。例如，当需要使用SATA总线30发送数据时，恢复请求就会出现。在这种情况下，在上述过程中主机20延迟恢复操作之后，HDD10的SATA控制电路12就开始其本身的恢复。
HDD10和主机20都能够控制省电模式(“部分”或“睡眠”模式)。所以，在HDD10的SATA控制电路12为数据传输开始恢复操作之后以及进行数据传输之前，主机20也可能发出省电请求。在这种情况下，如果HDD10的SATA控制电路12立即接受省电请求，恢复操作就被中断和浪费了。为了避免这种情况，在实施例中，考虑到正在转换到省电状态的中间状态，从开始恢复操作起在经历了预置时段之前，以下面介绍的方式不接受省电请求。在从“部分”状态恢复的情况下，这种预置时段对应于图5所示的间隔Tp2。
这里假设HDD10的SATA控制电路12已经开始从“部分”状态到“空闲”状态恢复。在这时，恢复操作启动信号71在例如图5所示的预定时段内变为高。可编程计时器61根据恢复操作启动信号71的前沿把其计数值复位至零，并且开始测量时间。
当恢复操作启动信号71处于高电平时，设置触发器63。结果就产生了从触发器63的端子Q输出的信号，即接收禁止信号75。接收禁止信号75输入到或门65的一个端子。取消的接收禁止信号76提供给或门65的另一个端子。所以，或门85输出接收禁止信号75的状态对应的信号作为接收禁止信号77。换言之，在t11时产生了接收禁止信号77。
可编程计时器61测量由计时器设置单元67预置其内的间隔Tp2。间隔Tp2的测量结束之后，可编程计时器61产生超时信号73，并且停止时间测量。当产生了超时信号73时，使触发器63复位。结果就取消了从触发器63的端子Q输出的接收禁止信号75。当取消了接收禁止信号75时，也就取消了接收禁止信号77。如图5所示，接收禁止信号77在t13时被取消，它在产生信号77的t11时间之后过了间隔Tp2。
另一方面，请求接收判断单元66监视着主机20发出的省电请求(电源管理请求)，如原始的“PMREQ_P”或原始的“PMREQ_S”。原始的“PMREQ_P”是指定“部分”模式所用的省电请求，原始的“PMREQ_S”是指定“睡眠”模式所用的省电请求。
检测到省电请求之后，请求接收判断单元66就按照接收禁止信号77的状态确认省电请求的接收是否被禁止。这里假设主机20已经在t12时发送了原始的“PMREQ_P”，在产生接收禁止信号77的时段之内，如图5所示。在这种情况下，请求接收判断单元66响应原始的“PMREQ_P”，输出例如原始的“PMNACK”作为否定回答，以表明禁止接收原始的“PMREQ_P”指定的省电请求。物理层处理单元121通过SATA总线30，向主机20发送原始的“PMNACK”。
如上所述，在实施例中，如果HDD10的SATA控制电路12开始从省电状态到“空闲”状态(非省电状态)恢复，并在此之后立即收到省电状态的请求，它在恢复操作开始后的间隔Tp2之内不接受主机20发出的省电请求。结果，HDD10的SATA控制电路12就不会发生以下问题：在从省电状态恢复到非省电状态完成以及使用SATA总线30之前，再次进行转换到省电状态。换言之，SATA控制电路12不会发生由于存在着上述与省电有关的中间状态而产生的问题。所以，当主机20处于由于省电操作造成的不稳定状态时，HDD10的SATA控制电路12使主机20能够按照上述延迟的恢复请求(恢复请求信号模式COMWAKE)进行恢复操作。另外，即使SATA控制电路12在为了数据传输而开始恢复操作之后立即从主机20收到省电请求，它也能够完成数据传输而不顾省电请求。换言之，SATA控制电路12不会发生以下问题：在它开始从省电状态(“部分”状态)到“空闲”状态恢复之后，它立即收到另一个省电请求并且再次切换到省电状态(“部分”状态)，然后再次开始从省电状态恢复到“空闲”状态。
假设在HDD10中开始从“部分”状态到“空闲”状态恢复之后主机20中立即出现省电请求时，进行上述操作。不过显而易见，在HDD10中开始从“睡眠”状态到“空闲”状态恢复之后主机20中立即出现省电请求时，省电请求接收控制单元124进行的操作也类似于上述操作。不过在这种情况下，是在开始恢复之后的间隔Ts2之内禁止从主机20接收省电请求。在这个实施例中，Ts2＞Tp2，这是由从“部分”和“睡眠”状态恢复到“空闲”状态所需的时间之间定义中的差异确定的。不仅如此，如果HDD10和主机20之间的关系与以上相反，主机20中的省电请求接收控制单元224进行的操作就类似于上述的操作。
上述实施例是针对装备了HDD(硬盘驱动器)的***。不过，本发明也可以应用于装备了HDD以外之盘片驱动器的***，比如光盘驱动器、磁光盘驱动器等。只要盘片驱动器具有串行ATA接口就足够了。本发明进一步可应用于装备了盘片驱动器以外之外部存储设备的***，比如磁带驱动器。在这种情况下，也是只要外部存储设备具有串行ATA接口就足够了。本发明更进一步可应用于装备了盘片驱动器以外之电子设备的***，只要电子设备具有串行ATA接口。
对于本领域的技术人员，不难设想出其他的优点和修改。所以，从广义上来说，本发明并不限于本文所示和介绍的特定细节和代表性实施例。因此，对于附带的权利要求书及其相当内容定义的一般发明概念，在不脱离其实质和范围的情况下，可以作出多种修改。

Claims (20)

1.一种电子设备，其特征在于包括：
串行ATA接口，把数据发送到通过总线与所述电子设备相连的、带有串行ATA接口的另一台电子设备；以及
禁止信号发生器，被配置为产生禁止信号，所述禁止信号用于在以下两种情况中至少其中之一起禁止作用：(1)在第一预置时段内产生所述禁止信号的第一种情况下，禁止发送恢复请求信号模式，所述恢复请求信号模式用于请求所述另一台电子设备把所述另一台电子设备的所述串行ATA接口从省电状态恢复到所述非省电状态；(2)在第二预置时段内产生所述禁止信号的第二种情况下，禁止接收从所述另一台电子设备提供的省电请求，所述省电请求用于请求所述电子设备的所述串行ATA接口从非省电状态切换到省电状态。
2.根据权利要求1的电子设备，其特征在于进一步包括：
输出单元，被配置为响应从省电状态恢复到非省电状态的请求，输出将要发送到所述另一台电子设备的恢复请求信号模式，所述请求发生在所述电子设备中，当所述恢复请求发生在产生所述禁止信号的所述第一预置时段中时，在所述禁止信号被取消之前，所述输出单元延迟所述恢复请求信号模式的输出。
3.根据权利要求2的电子设备，其特征在于所述禁止信号发生器包括：
计时器，当开始转换到所述省电状态时，开始所述第一预置时段的测量；以及
触发器，当开始转换到所述省电状态时被置位，从而产生所述禁止信号，并且当所述计时器结束所述第一预置时段的所述测量时被复位，从而取消所述禁止信号。
4.根据权利要求3的电子设备，其特征在于所述计时器是可编程计时器，所述可编程计时器的计时器值能够从所述禁止信号发生器外部的设备进行设置，所述计时器值指示要测量的时段。
5.根据权利要求2的电子设备，其特征在于，在所述第一种情况下：
当所述省电状态是“部分”状态时，对应于所述“部分”状态的第一时段用作所述第一预置时段；以及
当所述省电状态是“睡眠”状态时，对应于所述“睡眠”状态的第二时段用作所述第一预置时段。
6.根据权利要求5的电子设备，其特征在于所述禁止信号发生器包括：
第一计时器，当开始转换到所述“部分”状态时，开始所述第一时段的测量；
第二计时器，当开始转换到所述“睡眠”状态时，开始所述第二时段的测量；
第一触发器，当开始转换到所述“部分”状态时被置位，从而产生第一信号，并且当所述第一计时器结束所述第一时段的所述测量时被复位，从而取消所述第一信号；
第二触发器，当开始转换到所述“睡眠”状态时被置位，从而产生第二信号，并且当所述第二计时器结束所述第二时段的所述测量时被复位，从而取消所述第二信号；以及
或门，它获取所述第一信号和所述第二信号的逻辑和，并且输出所述逻辑和作为所述禁止信号。
7.根据权利要求6的电子设备，其特征在于：
所述第一计时器包括第一可编程计时器，所述第一可编程计时器的计时器值能够从所述禁止信号发生器外部的设备进行设置，所述第一可编程计时器的所述计时器值指示要测量的所述第一时段；
所述第二计时器包括第二可编程计时器，所述第二可编程计时器的计时器值能够从所述禁止信号发生器外部的设备进行设置，所述第二可编程计时器的所述计时器值指示要测量的所述第二时段。
8.根据权利要求1的电子设备，其特征在于进一步包括判断单元，所述判断单元被配置为判断是否应当接受所述省电请求，如果在所述第二预置时段期间产生了所述禁止信号，所述判断单元就判定不接受所述省电请求。
9.根据权利要求8的电子设备，其特征在于所述禁止信号发生器包括：
计时器，当开始从所述省电状态到所述非省电状态的恢复时，开始所述第二预置时段的测量；以及
触发器，当开始从所述省电状态到所述非省电状态的恢复时被置位，从而产生所述禁止信号，并且当所述计时器结束所述第二预置时段的所述测量时被复位，从而取消所述禁止信号。
10.根据权利要求9的电子设备，其特征在于所述计时器包括可编程计时器，所述可编程计时器的计时器值能够从所述禁止信号发生器外部的设备进行设置，所述计时器值指示要测量的时段。
11.根据权利要求8的电子设备，其特征在于：
当所述省电状态是“部分”状态时，对应于所述“部分”状态的第一时段用作所述第二预置时段；以及
当所述省电状态是“睡眠”状态时，对应于所述“睡眠”状态的第二时段用作所述第二预置时段。
12.根据权利要求8的电子设备，其特征在于所述禁止信号发生器包括：
第一计时器，当开始从所述“部分”状态到所述非省电状态的恢复时，开始所述第一时段的测量；
第二计时器，当开始从所述“睡眠”状态到所述非省电状态的恢复时，开始所述第二时段的测量；
第一触发器，当开始从所述“部分”状态到所述非省电状态的恢复时被置位，从而产生第一信号，并且当所述第一计时器结束所述第一时段的所述测量时被复位，从而取消所述第一信号；
第二触发器，当开始从所述“睡眠”状态到所述非省电状态的恢复时被置位，从而产生第二信号，并且当所述第二计时器结束所述第二时段的所述测量时被复位，从而取消所述第二信号；以及
或门，它获取所述第一信号和所述第二信号的逻辑和，并且输出所述逻辑和作为所述禁止信号。
13.根据权利要求12的电子设备，其特征在于：
所述第一计时器包括第一可编程计时器，所述第一可编程计时器的计时器值能够从所述禁止信号发生器外部的设备进行设置，所述第一可编程计时器的所述计时器值指示要测量的所述第一时段；
所述第二计时器是第二可编程计时器，所述第二可编程计时器的计时器值能够从所述禁止信号发生器外部的设备进行设置，所述第二可编程计时器的所述计时器值指示要测量的所述第二时段。
14.一种在带有串行ATA接口的电子设备中控制省电的方法，其特征在于包括：
在以下两种情况至少其中之一中产生禁止信号：
(1)对于在所述电子设备的所述串行ATA接口中开始转换到省电状态的第一种情况，所述禁止信号用于禁止发送恢复请求信号模式，所述恢复请求信号模式用于请求带有串行ATA接口的另一台电子设备把所述另一台电子设备的所述串行ATA接口从所述省电状态恢复到非省电状态，所述另一台电子设备通过串行ATA总线连接到所述电子设备；以及
(2)对于在所述电子设备的所述串行ATA接口中开始从省电状态到非省电状态的恢复的第二种情况，所述禁止信号用于禁止接收省电请求，所述省电请求用于请求所述电子设备的所述串行ATA接口转换到省电状态，所述省电请求是从通过所述串行ATA总线连接到所述电子设备的所述另一台电子设备提供的。
15.根据权利要求14的方法，其特征在于进一步包括，在所述第一种情况下：
a)在开始转换到所述省电状态之后的第一预置时段内取消所述禁止信号；以及
b)在产生所述禁止信号的所述第一预置时段中出现恢复请求时，在取消所述禁止信号之前延迟所述恢复请求信号模式的输出。
16.根据权利要求14的方法，其特征在于：
当所述省电状态是“部分”状态时，对应于所述“部分”状态的第一时段用作所述第一和第二预置时段其中之一；以及
当所述省电状态是“睡眠”状态时，对应于所述“睡眠”状态的第二时段用作所述第一和第二预置时段其中之一。
17.根据权利要求14的方法，其特征在于进一步包括，在所述第二种情况下：
a)在开始转换到所述非省电状态之后的第二预置时段内取消所述禁止信号；以及
b)在产生所述禁止信号的所述第二预置时段中出现恢复请求时，在取消所述禁止信号之前延迟所述恢复请求信号模式的输出。
18.一种电子设备，其特征在于包括：
串行ATA接口，把数据发送到通过总线与所述电子设备相连的、带有串行ATA接口的另一台电子设备；以及
禁止信号发生器，被配置为产生禁止信号，以便禁止(1)恢复请求和(2)省电请求至少其中之一，所述恢复请求用于请求所述另一台电子设备把所述另一台电子设备的所述串行ATA接口从省电状态恢复到所述非省电状态，所述省电请求是从所述另一台电子设备提供给所述电子设备的，用于请求所述电子设备的所述串行ATA接口从非省电状态切换到省电状态。
19.根据权利要求18的电子设备，其特征在于进一步包括：
输出单元，被配置为响应所述恢复请求，输出将要发送到所述另一台电子设备的恢复请求信号模式，当所述恢复请求发生在产生所述禁止信号的第一预置时段中时，在所述禁止信号被取消之前，所述输出单元延迟所述恢复请求信号模式的输出。
20.根据权利要求18的电子设备，其特征在于进一步包括：
判断单元，被配置为判断是否应当接受所述省电请求，如果在产生了所述禁止信号的第二预置时段期间出现了所述省电请求，所述判断单元就判定不接受所述省电请求。
CNB2005100548750A 2004-05-26 2005-03-22 带串行ata接口的电子设备 Expired - Fee Related CN100347641C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2004156232A JP2005339135A (ja) 2004-05-26 2004-05-26 シリアルａｔａインタフェースを持つ電子機器及び同機器におけるパワーセーブ制御方法
JP2004156232 2004-05-26

Publications (2)

Publication Number Publication Date
CN1702601A true CN1702601A (zh) 2005-11-30
CN100347641C CN100347641C (zh) 2007-11-07

Family

ID=35426718

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB2005100548750A Expired - Fee Related CN100347641C (zh) 2004-05-26 2005-03-22 带串行ata接口的电子设备

Country Status (4)

Country Link
US (1) US7343500B2 (zh)
JP (1) JP2005339135A (zh)
CN (1) CN100347641C (zh)
SG (1) SG117519A1 (zh)

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7474926B1 (en) * 2005-03-31 2009-01-06 Pmc-Sierra, Inc. Hierarchical device spin-up control for serial attached devices
US9582449B2 (en) * 2005-04-21 2017-02-28 Violin Memory, Inc. Interconnection system
US7493430B2 (en) * 2005-07-14 2009-02-17 Quantum Corporation Data flow control and bridging architecture enhancing performance of removable data storage systems
KR101205324B1 (ko) * 2005-11-25 2012-11-28 삼성전자주식회사 직렬 인터페이스 방식을 갖는 시스템의 전력을 제어하는방법
JP4983033B2 (ja) * 2006-02-08 2012-07-25 ソニー株式会社 通信装置および方法、並びにプログラム
KR100914932B1 (ko) 2007-01-30 2009-08-31 삼성전자주식회사 Ｓａｔａ 인터페이스에서의 파워 세이빙 모드 제어 방법
JP2008293476A (ja) * 2007-04-27 2008-12-04 Ricoh Co Ltd インターフェース制御回路、画像処理装置および電力管理方法
US8255708B1 (en) * 2007-08-10 2012-08-28 Marvell International Ltd. Apparatuses and methods for power saving in USB devices
US8051314B2 (en) * 2008-06-25 2011-11-01 Intel Corporation Serial ATA (SATA) power optimization through automatic deeper power state transition
US20100250791A1 (en) * 2009-03-27 2010-09-30 Lsi Corporation Low power physical layer for SATA and SAS transceivers
JP5131243B2 (ja) * 2009-05-11 2013-01-30 富士通株式会社 伝送装置及び伝送装置の休止方法
US8239701B2 (en) * 2009-07-28 2012-08-07 Lsi Corporation Methods and apparatus for power allocation in a storage system
JP5355337B2 (ja) * 2009-10-06 2013-11-27 キヤノン株式会社 情報処理装置、情報処理装置の電源制御方法
US8271811B2 (en) * 2009-11-05 2012-09-18 Lsi Corporation Methods and apparatus for load-based power management of PHY logic circuits of a SAS device based upon a current workload
JP5580786B2 (ja) * 2010-07-23 2014-08-27 パナソニック株式会社 ホスト装置、周辺装置、通信システム、および、通信方法
US8416905B2 (en) * 2010-09-24 2013-04-09 Intel Corporation Digital NRZI signal for serial interconnect communications between the link layer and physical layer
US9158366B1 (en) 2013-03-14 2015-10-13 Western Digital Technologies, Inc. Thermal control of a storage device receiving a limited amount of power
JP5852997B2 (ja) * 2013-07-29 2016-02-09 京セラドキュメントソリューションズ株式会社 通信装置及び通信システム

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0950350A (ja) * 1995-08-07 1997-02-18 Fujitsu Ltd 記憶装置
US5878264A (en) * 1997-07-17 1999-03-02 Sun Microsystems, Inc. Power sequence controller with wakeup logic for enabling a wakeup interrupt handler procedure
JP2000181584A (ja) 1998-12-15 2000-06-30 Hitachi Ltd データ処理装置
JP2001135009A (ja) 1999-11-04 2001-05-18 Hitachi Ltd 光ディスク装置およびその制御方法
JP2002318646A (ja) 2001-04-24 2002-10-31 Sony Corp 情報処理装置および方法
US7020834B2 (en) * 2001-10-18 2006-03-28 Via Technologies, Inc. Circuit and signal encoding method for reducing the number of serial ATA external PHY signals
US7552289B2 (en) 2002-01-18 2009-06-23 Rasilient, Inc. Method and apparatus for arbitrating access of a serial ATA storage device by multiple hosts with separate host adapters
JP4060235B2 (ja) * 2003-05-22 2008-03-12 株式会社日立製作所 ディスクアレイ装置及びディスクアレイ装置の制御方法
US7028199B2 (en) * 2003-06-25 2006-04-11 Lsi Logic Corporation Method and apparatus of automatic power management control for Serial ATA interface
US7010711B2 (en) 2003-06-25 2006-03-07 Lsi Logic Corporation Method and apparatus of automatic power management control for native command queuing Serial ATA device
JP4371739B2 (ja) 2003-09-02 2009-11-25 株式会社東芝 シリアルａｔａインタフェースを持つ電子機器及びシリアルａｔａバスのパワーセーブ方法
JP2005190202A (ja) 2003-12-25 2005-07-14 Toshiba Corp シリアルａｔａインタフェースを持つ電子機器及びシリアルａｔａバスのパワーセーブ方法
JP4518541B2 (ja) 2004-01-16 2010-08-04 株式会社日立製作所 ディスクアレイ装置及びディスクアレイ装置の制御方法
US20050268132A1 (en) 2004-02-19 2005-12-01 Samsung Electronics Co., Ltd. Method of controlling idle mode of hard disc drive and apparatus therefor

Also Published As

Publication number Publication date
US7343500B2 (en) 2008-03-11
JP2005339135A (ja) 2005-12-08
SG117519A1 (en) 2005-12-29
US20050268010A1 (en) 2005-12-01
CN100347641C (zh) 2007-11-07

Similar Documents

Publication Publication Date Title
CN100347641C (zh) 带串行ata接口的电子设备
USRE47050E1 (en) Electronic device with serial ATA interference and power saving method for serial ATA buses
US7602799B2 (en) Network management method, program and system for constructing a parallel computer system
CN101609440B (zh) 总线***和总线从锁定状态中恢复的方法
US8103896B2 (en) Method and system for I2C clock generation
CN1873585A (zh) 信息处理设备及其控制方法
US6055642A (en) Single chip clock control circuit operating independently of CPU control
CN101281510B (zh) 一种双i2c总线设置方法和双i2c总线***
CN1571283A (zh) 可快速唤醒的无线信号接收装置及其方法
CN102025565A (zh) 一种用于多个设备之间的i2c总线通讯检测方法
CN103186223A (zh) 计算机装置及外接子板的侦测方法
JP4775146B2 (ja) 画像出力装置および画像出力装置における消費電力削減方法
CN110690998B (zh) 一种基于bmc的主从设备管理方法
JP5385722B2 (ja) インターフェース回路
CN116467243A (zh) 基于i2c协议的通信方法、设备及***
KR100466328B1 (ko) Ｉ２ｃ 통신의 신뢰성 확보방법
CN114649794A (zh) 一种电机控制器故障保护软关断控制方法
KR20200057158A (ko) 클록 장애를 복원하는 수신 장치 및 이를 포함하는 전송 시스템
JPH0512201A (ja) バスシステム

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
C17 Cessation of patent right
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20071107

Termination date: 20100322