JPH0512201A - バスシステム - Google Patents

Abstract

(57)【要約】 【目的】 データバス上のドライブ／レシーブ素子の相
互の遅延だけを考慮すればよい高速なデータバスを得
る。 【構成】 送信側は、１ビット幅ＦＩＦＯ１１をデータ
バスの幅分を並列接続した送信バッファ回路にデータを
セットし各ビット毎にシリアル出力する。受信側はシリ
アル入力で取り込み１ビット幅のＦＩＦＯ１５からなる
データ幅の受信バッファに蓄積する。受信バッファＦＩ
ＦＯ１５の各出力レディの論理積が真となったタイミン
グでパリティチェックを行うことによりデータの同期と
パリティチェックを行う。 【効果】 データバスの同時性の為のマージンが不要に
なり高速転送が可能となる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、バスシステムに関す
るものであり、コンピュータシステムにおける各構成要
素間のデータ転送に関するものである。

【０００２】

【従来の技術】図４は例えば、MULTIBUSII(IEEE P1296)
に示された従来のデータバスであるiLBXIIバスの構成を
示す構成図であり、図５から図７は動作を示すタイミン
グ図である。図４に於て、１はアドレスバス、コマンド
バス、データバス等から構成されたバス、２はバスのア
ービトレエイションのための信号群、３は例外処理のた
めの信号群、４はシステム制御のための信号群、５はバ
ス上にあるバスを駆動する要求エージェント、６は要求
エージェントに応答する応答エージェントである。図５
に於て、ＡＣはアドレス・コマンドを示すタイミング
で、斜線で囲まれた部分が有効な期間である。ＤＴはデ
ータバスで、同様に斜線部分が有効期間である。ＷＴは
バスの動作を遅らせるためのウェイト信号で、ローレベ
ルで有意となる。ＣＫで示す縦の破線はバス上の動作に
対する参照タイミングで、この信号により同期化され
る。図６、図７はブロック転送のタイミングを示したも
のでブロック転送のための制御信号としてブロック転送
制御信号ＢＴを追加している。ブロック転送制御信号Ｂ
Ｔはローレベルで有意となる。図６はブロックＷＲＩＴ
Ｅ動作、図７はブロックＲＥＡＤ動作である。

【０００３】次に動作について図５に基づき説明する。
ここでは既にバスのアービトレイションは終了している
ものとする。まず要求エージェント５からバスにアドレ
スとコマンドが送出される。参照タイミングＣＫでこれ
らの信号はバスに接続されたエージェントにサンプルさ
れる。サンプルされたアドレスに相当するエージェント
は応答エージェント６となり次の参照タイミングまでに
コマンドがＲＥＡＤであればデータを用意し、ＷＲＩＴ
Ｅであればデータを取り込む。しかし、応答エージェン
ト６のデータ送受が次のタイミングまでに実行できない
場合はＷＴ信号を活性化させてバスの動作を遅らせるこ
ともできる。これが１回の転送であり１回の転送に少な
くとも２つの参照タイミングを使用する。しかしこの図
５からわかるように最初の参照タイミングではデータを
送出せずデータバスの半分は休止している。このためデ
ータの転送速度は最大でも参照タイミングの周波数の半
分の速度しか出ずバスの利用効率は悪い。そこでデータ
転送が１方向でかつスタートアドレスから暫時増加（あ
るいは減少）するようなブロック化されたデータ転送で
あれば図６、図７に示すようなブロック転送モードによ
り参照タイミングと同じ速度でデータ転送することがで
きる。ここで要求エージェント５はバス上にスタートア
ドレスと次の参照タイミングでブロック転送制御信号Ｂ
Ｔを活性化することにより、応答エージェント６に対し
ブロック転送を開始させる。ブロック転送の終了はブロ
ック転送制御信号ＢＴを不活性化することにより終了す
る。

【０００４】

【発明が解決しようとする課題】従来のデータバスは以
上のように構成されているので、参照タイミングＣＫが
そのデータバスの転送限界を決めることになる。このた
めより以上の高速化には参照タイミング間隔を小さくす
る必要があるがデータバス上の各ビットをドライブする
素子は製造時に持つ特性と使用環境により性能はある程
度ばらつく。また参照タイミングを受信してデータをド
ライブするため、あるいは、パリティチェック等の処理
に時間が掛かる回路のため、データバス制御回路の動作
時間を考慮する必要がある。加えて参照タイミングが回
路動作の基準を定めるため高速動作の必要のない論理回
路もある程度高速動作する必要がある。よって参照タイ
ミングは素子の最悪遅延をカバーするだけでは決定でき
ずデータバスに関わる素子ばらつきと回路動作の総合マ
ージンが必要なためハードウェア素子の限界値にはでき
ないという問題があった。

【０００５】この発明は上記のような問題点を解消する
ためになされたもので、データバス上のドライブ／レシ
ーブ素子は相互の遅延だけを考慮すればよく、データの
パリティチェック等はデータバス上では考慮する必要は
なく、また、データ転送は高速に実行でき、論理回路部
分はそのために必要十分な時間で処理すればよいバスシ
ステムを提供することを目的とする。また、バスの獲得
に時間を要しないバスシステムを得ることを目的とす
る。

【０００６】

【課題を解決するための手段】第１の発明に係るバスシ
ステムは、データバスに各ビット毎のシリアル化したデ
ータを転送し、受信後のデータバッファでデータの同期
をとるようにしたものであり、以下の要素を有するもの
である。 （ａ）複数ビットからなるデータを転送するバス、
（ｂ）転送するデータを各ビット毎にシリアルデータと
して上記バスに送信する送信部、（ｃ）上記バスに送信
された各ビット毎のシリアルデータを転送データとして
受信し、転送データの同期をとる受信部。

【０００７】また、第２の発明に係るバスシステムは、
データバスとは独立したコントロール／ステータスバス
でバス全体の制御を行うようにしたものであり、以下の
要素を有するものである。 （ａ）バスの状態を示すコントロール／ステータスバ
ス、（ｂ）バスに接続された装置にそれぞれ接続された
バスマスター線とスレーブ指示線、（ｃ）バスマスター
線によりバスの獲得要求を出し、コントロール／ステー
タスバスによりバスの状態を監視し、スレーブ指示線に
より、相手装置を特定する制御部。

【０００８】

【作用】第１の発明における送信部において、各ビット
毎のシリアル化はデータバスの幅分を並列接続した送信
バッファ回路にデータをセットし各ビット毎にシリアル
出力回路で行う。受信部はシリアル入力回路で取り込み
データ幅の受信バッファにセットすることにより行う。
受信バッファの各出力レディの論理積が真となったタイ
ミングでデータをバスインターフェイスからアプリケー
ション側へ送出することによりデータの同期をとること
ができる。

【０００９】また、第２の発明において、バスマスター
線、スレーブ指示線をバスに接続された各装置にもた
せ、コントロール／ステータスバスでバス状態が検出で
きるので、従来のバスアービトレーションが不要にな
り、バス獲得が単純になる。

【００１０】

【実施例】以下、この発明の一実施例について説明す
る。図１において、１１は１ビット幅ＦＩＦＯでデータ
幅分並列に並んでいる。１２は各ビット位置毎にシリア
ル化する変換器、１３は伝送ラインで、データ幅分並ぶ
ことによりデータバスとなる。１４は受信したデータを
復元する変換器。１５は受信データを蓄える１ビット幅
ＦＩＦＯでデータ幅分並列に並んでいる。１６はパリテ
ィチェック／ジェネレータで受信データのチェック及び
送信時のパリティデータの生成を行う。１７はデータバ
スの獲得と制御を行う制御回路で４本の制御／ステータ
ス線７（コントロール／ステータス線ともいう）とバス
マスター線８とスレーブ指示線９を駆動あるいは監視を
行なう。

【００１１】制御／ステータス線７はコード化された信
号線で、７ａ、７ｂはバスの遷移を表すバス遷移線であ
り、遷移としては「バスアイドル」、「コマンドフェイ
ズ」、「データフェイズ」、「データ転送終了」があ
る。残りの２本はコマンド線７ｃとバスエラー線７ｄ
で、コマンド線７ｃはマスターから送出されるデータが
入力か出力かを示し、バスエラー線７ｄはコマンドフェ
イズ異常等のバスエラーをバス接続下の装置が検出した
ら駆動する。

【００１２】バスマスター線８はバスマスターの数だけ
（８ａ、８ｂ、・・・）用意されておりバス獲得時に参
照され現在のバスマスターがどの装置であるかを示すも
のである。スレーブ指示線もスレーブとなる装置の数だ
け（９ａ、９ｂ、・・・）用意されている。

【００１３】ここでは、バスマスター線８ａは図１左側
のエージェント装置に割り当てられた信号線であり、バ
スマスター線８ｂは図１右側のエージェント装置に割り
当てられた信号線であるものとする。また、バスマスタ
ー線８ａは８ｂより高い優先度を持つものとする。ま
た、スレーブ指示線９ａは図１左側のエージェント装置
に割り当てられた信号線であり、スレーブ指示線９ｂは
図１右側のエージェント装置に割り当てられた信号線で
あるものとする。

【００１４】図２は図１のデータ／制御の流れを説明す
るためのフローチャートである。まず、図２（ａ）に基
づきバスマスター側の流れを説明する。最初に計算機本
体からデータ転送の要求とデータが、制御回路１７とＦ
ＩＦＯ回路１１に伝えられる。制御回路１７はデータバ
スの獲得を行なうためにまずＭ１でバスマスター線のそ
の装置に割り当てられた信号線８ａを駆動する。次にＭ
２、Ｍ３、Ｍ４で制御／ステータス線７ａ、７ｂを監視
しバスの状態が「バスアイドル」か「データ転送終了」
であることを確認する。この状態が確認でき、かつ、バ
スマスター線上にその装置より高い優先度を持つ装置が
信号線を駆動していなかったらその装置がデータバスの
使用権を獲得したことになる。

【００１５】次に、Ｍ５でスレーブ指示線上のスレーブ
となる装置に相当する信号線９ａを駆動する。このとき
スレーブを２つ以上指示すれば多数のスレーブに同時に
データを送ることもできる。次にＭ６でデータフェズを
「コマンドフェイズ」へ移行させる。ここでスレーブに
必要なコマンドを与え、Ｍ７で次の「データフェイズ」
に移行させる。データ転送はデータバスで行なわれ送信
ＦＩＦＯ１１、伝送ライン１３、受信ＦＩＦＯ１５でデ
ータ転送が行なわれる。データ転送が終了するとＭ８で
制御／ステータス線７ａ、７ｂを駆動して「データ転送
終了」の状態にし、Ｍ９でバスマスター線８ａとスレー
ブ指示線９ｂの駆動を終了する。そして、Ｍ１０で制御
／ステータス線７ａ、７ｂを駆動して、「バスアイド
ル」状態とする。

【００１６】一方、受信データは受信ＦＩＦＯ１５によ
り並列にまとめられたデータに再構成され、データが受
信側の計算機本体などの上位側から呼び出される時点で
パリティチェックを受ける。この受信側のバススレーブ
としての流れを図２（ｂ）に基づき説明する。

【００１７】受信側の制御回路１７は、通常ルーチンと
して、自分がバスマスターとして動作しないときは、自
分がバススレーブとならないかを監視している。すなわ
ち、Ｓ１、Ｓ２で制御／ステータス線を監視し、制御／
ステータス線７ａ、７ｂにより「コマンドフェイズ」か
どうかをチェックしている。そして、Ｓ３で、自分に割
り当てられたスレーブ指示線９ｂをチェックして、その
コマンドが自分に向けられているか否かを判定する。

【００１８】次に、Ｓ４で、データ転送の準備をし、Ｓ
５、Ｓ６で相手がデータフェイズに入ったか否かをチェ
ックする。相手が「データフェイズ」であれば、コマン
ドで指示されたようにデータ転送を行なう。また、デー
タ転送中に、Ｓ７、Ｓ８により、相手がデータ転送終了
を示すか否かをチェックし、もし、そうであれば、Ｓ９
で転送終了処理に入る。

【００１９】次に、このデータ転送について詳細に説明
する。要求エージント装置５は１バイトのデータを１ビ
ット幅ＦＩＦＯ１１に供給すると同時にパリティチェッ
ク／ジェネレータ１６へも同一データを供給する。パリ
ティチェック／ジェネレータ１６はパリティビットＰを
作成し、１ビット幅ＦＩＦＯのパリティビット用位置に
出力する。次に１ビット幅ＦＩＦＯ１１は９ビットのデ
ータ（Ｐ、１、２、・・・、８）を変換器１２に供給す
る。変換器１２は１ビット幅ＦＩＦＯ１１から順に供給
される各ビットをシリアルデータとして伝送ライン１３
に出力する。

【００２０】変換器１４は、この伝送ライン１３から各
ビット（Ｐ、１、２、・・・、８）毎にシリアルに送ら
れてくるデータを受信し、１ビット幅ＦＩＦＯ１５に蓄
積してゆく。９ビットのデータがそろった時点で、応答
エージント装置６にデータを出力するとともに、パリテ
ィチェック／ジェネレータ１６でパリティをチェック
し、エラーがあれば出力する。

【００２１】図３は、この実施例においてデータを転送
した場合のタイミング図であり、Ｐ、１、２、・・・、
８は伝送ライン１３の各ビットがシリアルに転送されて
いる状態を示している。また、ＣＫは参照タイミングで
あり、ひとつの参照タイミング間に１バイトのデータが
転送されている状態を示している。

【００２２】このように、この実施例に係る高速データ
バスは、データバスは各ビット毎のシリアル化したデー
タで転送し、受信後のデータバッファでデータの同期と
パリティチェックを行い、データバスとは独立したコン
トロール／ステータスバスでバス全体の制御を行うよう
にしたものである。この実施例における各ビット毎のシ
リアル化は１ビット幅ＦＩＦＯをデータバスの幅分を並
列接続した送信バッファ回路にデータをセットし各ビッ
ト毎にシリアル出力回路で行う。また、受信側はシリア
ル入力回路で取り込み１ビット幅のＦＩＦＯ×データ幅
の受信バッファにセットすることにより行う。受信バッ
ファＦＩＦＯの各出力レディの論理積が真となったタイ
ミングでパリティチェックを行い正常であればデータを
バスインターフェイスからアプリケーション側へ送出す
ることによりデータの同期とパリティチェックを行うこ
とができる。

【００２３】従来のデータバスはバス上で各ビットの同
時性を保証する必要があり、バスとして並列方向のマー
ジンを持つ必要があるためバスを駆動する素子の限界で
の使用は出来なかったのに対し、この実施例では、デー
タバス上のドライブ／レシーブ素子は相互の遅延だけを
考慮すればよく、データのパリティチェック等はデータ
バス上では考慮する必要はない。またデータ転送は高速
に実行でき、論理回路部分はそのために必要十分な時間
で処理すればよい。

【００２４】以上のように、この実施例によればデータ
バスはデータの同時性をそのバス上で保証する必要はな
いので従来のデータバスとおなじ素子を使用した場合、
データバスの同時性の為のマージンが必要で無くなるた
めより高速に転送が可能となる。

【００２５】

【発明の効果】以上のように、第１の発明によればデー
タバスはデータの同時性をそのバス上で保証する必要は
ないので従来のデータバスとおなじ素子を使用した場
合、データバスの同時性の為のマージンが必要で無くな
るためより高速に転送が可能となる。

【００２６】また、第２の発明によれば、バスアービタ
が不要となり、バス獲得が単純になる。

【図面の簡単な説明】

【図１】この発明の一実施例によるバスシステムの図。

【図２】図１のフローチャート図。

【図３】図１の動作を示すタイミング図。

【図４】従来のデータバスであるiLBXIIバスの構成を示
す構成図。

【図５】図３の動作を示すタイミング図。

【図６】図３の動作を示すタイミング図。

【図７】図３の動作を示すタイミング図。

【符号の説明】

５ バスを駆動する要求エージェント ６ 要求エージェントに応答する応答エージェント ７ コントロール／ステータス線（制御／ステータス
線） ７ａ，７ｂ バス遷移線 ７ｃ コマンド線 ７ｄ バスエラー線 ８ バスマスター線 ９ スレーブ指示線 １１ １ビット幅ＦＩＦＯ １２ 各ビット位置毎にシリアル化する変換器 １３ 伝送ライン １４ 受信したデータを復元する変換器 １５ 受信データを蓄える１ビット幅ＦＩＦＯ １６ パリティチェック／ジェネレータ １７ 制御回路 ＣＫ 参照タイミング

Claims (2)

【特許請求の範囲】
1. 【請求項１】 以下の要素を有するバスシステム （ａ）複数ビットからなるデータを転送するバス、
   （ｂ）転送するデータを各ビット毎にシリアルデータと
   して上記バスに送信する送信部、（ｃ）上記バスに送信
   された各ビット毎のシリアルデータを転送データとして
   受信し、転送データの同期をとる受信部。
2. 【請求項２】 以下の要素を有するバスシステム （ａ）バスの状態を示すコントロール／ステータスバ
   ス、（ｂ）バスに接続された装置にそれぞれ接続された
   バスマスター線とスレーブ指示線、（ｃ）バスマスター
   線によりバスの獲得要求を出し、コントロール／ステー
   タスバスによりバスの状態を監視し、スレーブ指示線に
   より、相手装置を特定する制御部。