CN1681210A - 用于锁相环频率合成器的低噪声充电泵 - Google Patents

用于锁相环频率合成器的低噪声充电泵 Download PDF

Info

Publication number
CN1681210A
CN1681210A CNA2005100567291A CN200510056729A CN1681210A CN 1681210 A CN1681210 A CN 1681210A CN A2005100567291 A CNA2005100567291 A CN A2005100567291A CN 200510056729 A CN200510056729 A CN 200510056729A CN 1681210 A CN1681210 A CN 1681210A
Authority
CN
China
Prior art keywords
frequency
current
charge pump
signal
enable signal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CNA2005100567291A
Other languages
English (en)
Other versions
CN100361392C (zh
Inventor
林季弘
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Via Technologies Inc
Original Assignee
Via Technologies Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Via Technologies Inc filed Critical Via Technologies Inc
Publication of CN1681210A publication Critical patent/CN1681210A/zh
Application granted granted Critical
Publication of CN100361392C publication Critical patent/CN100361392C/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
    • H03L7/197—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division
    • H03L7/1974—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division for fractional frequency division
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
    • H03L7/0891—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses the up-down pulses controlling source and sink current generators, e.g. a charge pump
    • H03L7/0895—Details of the current generators
    • H03L7/0896—Details of the current generators the current generators being controlled by differential up-down pulses
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/095—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using a lock detector
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S331/00—Oscillators
    • Y10S331/02—Phase locked loop having lock indicating or detecting means

Landscapes

  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

本发明涉及用于锁相环(Phase－Locked Loop，PLL)频率合成器(frequency synthesizer)的低噪声充电泵(charge pump)。该充电泵包括一时序控制器及多个充电泵电路。该时序控制器，用来接收一参考信号，以产生多个相位不重迭的使能信号，其中，每一使能信号的频率相当于将该参考信号的频率除以这些使能信号的个数。这些充电泵电路，并联在一起，并根据这些使能信号以时序交错(time－interleaved)的方式工作，分别在一第一和一第二控制信号作用时，产生多个净输出电流，且所述净输出电流会汇合产生一充电泵电流。

Description

用于锁相环频率合成器的低噪声充电泵
技术领域
本发明涉及一种频率产生器(frequency synthesizer)；尤其涉及一种用于锁相环(Phase-Locked Loop，PLL)频率合成器的低噪声充电泵(charge pump)。
背景技术
由于近年来蜂巢式通讯***的快速发展，对于高性能射频(radio frequency，RF)集成电路组件的需求量因此而增加。本地振荡器(local oscillator，LO)是构建这些***的重要组件之一。在现今的无线电收发器(RF transceiver)中，振荡器通常嵌入合成器中，以达到一个精准的输出频率。因锁相环(phase-locked loop，PLL)技术可在锁定状态下，根据输入信号频率，输出一所要频率，可以达到一般射频电路的设计标准，因此被广泛运用。
锁相环技术具有整体性、低功耗、芯片面积小、高可靠度及具有功效可预期等优点。由于整数N倍频率合成器(integer-N frequency synthesizer)的比较频率(comparison frequency)也是相位探测器的参考频率，与信道间距(channel spacing)或步阶(step size)的大小相等。因此，为了精确控制输出信号的频率，必须采用低频的参考信号，再加上一窄频宽(bandwidth)的回路滤波器以维持***的稳定。但是滤波器的频宽越小，频率合成器的调整时间就越长，因此在需要高速切换合成频率的***时，便会出现速度和频率准度无法同时兼顾的情况。另一个问题是在载波频率(carrier frequency)附近产生的相位噪声(phase noise)。分频比率(divide ratio)越高，滤波器信道内的相位噪声就会越严重。根据现有技术，在分频比为N倍的一整数N倍频率合成器里，信道内的相位噪声(in-band phase noise)大约高于***内的噪声基准(noise floor)20logN dB。此外，输出信号的突波(spur)也和回路频宽有关。因此在回路频宽和回路效能之间存在一个损益权衡的问题。
采用分数N频率合成(fractional-N frequency synthesis)技术可以使用比信道间距更大的比较频率。该技术在使用一最高可能的比较频率时，在相同的通道间距下，令分频比低于整数N倍合成器的分频比，可以明显的降低频道内相位噪声。同时，使用一较高的比较频率也有产生较宽回路频宽的可能性，因此可较快达成频率锁定。使用比信道间距高的比较频率则可以减少输出信号的突波。然而，N倍分数技术可能使得回路里存在周期性干扰(disturbances)，从而引起大分数突波(fractional spurs)。
充电泵电路为锁相环中的一基本单元，因为这个电路决定了电压控制振荡器(voltage control oscillator)的输出频率，因此，要实现一具有高速切换频率的无线电收发器，就需要使用一高速充电泵。然而，高速充电泵在切换频率时，在输出信号中可能含有切换噪声(switching noise)，造成尖波(spike)。这种状况将降低锁相环或频率合成器的效率，而在实现一无线电收发器时，使得信号的品质及准确性降低。因此，从降低噪声的观点来看，降低充电泵的工作速率是可行的。但由于充电泵的工作速率由比较频率决定，若将比较频率提高将使得充电泵噪声基准增高。因此在充电泵的工作速率及噪声效率间存在一个损益权衡的问题。
因此，本发明的主要目的，在于提供一低噪声充电泵。
发明内容
因此，本发明的主要目的在于降低频率合成时产生的噪声。
根据上述目的，本发明提出一种用于锁相环(PLL)频率合成器的低噪声充电泵。根据发明的一方面来说，该充电泵包括一时序控制器(timing controller)及多个充电泵电路(charge-purnp circuits)。该时序控制器，用来接收一参考信号，以产生多个相位不重迭的使能信号。每一使能信号的频率相当于将该参考信号的频率除以该使能信号的个数。这些充电泵电路，并联在一起，并根据所述使能信号群以时序交错(time interleaved)的方式工作，分别在一第一和一第二控制信号作用时，产生多个净输出电流，而这些净输出电流群则汇流聚集产生一充电泵电流。因此，每一充电泵电路的工作频率为该参考信号频率的1/m倍，而m则是所述充电泵电路的个数。
根据发明的另一方面，本发明也提出了一低噪声频率合成器，包括：一低通滤波器(low pass filter)、一电压控制振荡器(voltage control oscillator)、一分频器(frequency divider)、一相位探测器(phase detector)、以及多个充电泵电路(charge-pump circuits)。所述充电泵电路，并联在一起，并以时序交错(time-interleaved)的方式提供一充电泵电流。所述低通滤波器，根据该充电泵电流，产生一频率控制电压。该电压控制振荡器，根据该频率控制电压，提供一具有可变频率的输出时钟。该分频器，将该输出时钟依照预定分频比(divideratio)进行分频，输出一分频后时钟。该相位探测器，探测该分频后时钟和一参考信号之间的相位差，用来产生一第一和一第二控制信号。所述这些充电泵电路则会分别根据该第一和该第二控制信号产生多个净输出电流。因此，所述这些净输出电流会汇流于一共同输出端产生充电泵电流。
根据本发明的一个实施例，一低噪声充电泵可由一时序控制器(timingcontroller)、一参考电流源(reference current source)以及多个充电泵电路所组成。该时序控制器，用来接收一参考信号，以产生多个相位不重迭的使能信号。每一使能信号的频率相当于将该参考信号的频率除以该使能信号的个数。该参考电流源，用于提供一偏压电流。所述这些并联在一起的多个充电泵电路，具有一共同输出端，且根据这些使能信号群以时序交错的方式工作，分别产生多个净输出电流。而这些净输出电流群则汇流聚集于该共同输出端产生一充电泵电流。每一充电泵电路包括两个开关组件(switches)及两个电流导引单元(currentsteering units)。一第一开关组件，连接到该参考电流源并接收一第一控制信号，当该第一控制信号使能时，镜像该偏压电流，作为一充电电流(pump-up current)。一第一电流导引单元，连接到该第一开关组件和该共同输出端之间，用来导引该充电电流。另一方面，一第二开关组件也连接到该参考电流源并接收一第二控制信号，当该第二控制信号使能时，镜像该偏压电流，作为一放电电流(pump-down current)。一第二电流导引单元，连接到该第二开关组件和共同输出端之间，用来导引该放电电流。具体说来，该第一和第二电流导引单元由时序控制器所产生相对应使能信号所控制。当相对应使能信号作用时，该充电电流便输入该共同输出端，而该放电电流则由该共同输出端放出。因此，该共同输出端便产生这些净输出电流的其中之一。
为使本发明的上述目的、特征和优点更明显易懂，下文参照本发明一优选实施例，并结合附图，进行详细说明。
附图说明
图1所示为根据本发明的锁相环频率合成器；
图2所示为根据本发明一实施例，充电泵电路的示意图；
图3所示为根据图2的充电泵工作特征的波形图。
附图中主要部分参考标记：
100～锁相环频率合成器；110～相位探测器；120～充电泵；
130～低通滤波器；140～电压控制振荡器；150～分频器；
160～时序控制器；170～锁定探测器；210～偏压电流源
224～第一电流导引单元；226～第二电流导引单元
具体实施方式
图1所示为根据本发明的锁相环频率合成器100。该频率合成器100接收一频率为Fref的参考信号CLKref，产生一频率Fout且相位与CLKref同步的输出时钟CLKout。如图所示，该频率合成器100包括一相位探测器110、一充电泵120、一低通滤波器130、一电压控制振荡器140以及一分频器150。该频率合成器100进一步包括一时间时序控制器160及一锁定探测器(lock detector)170。相位探测器110可以探测出CLKref及一个反馈反馈信号CLK′ouf间的相位误差，发送一控制信号UP至充电泵120，使其输出电流到低通滤波器130或发送一控制信号DN至充电泵120，使其让低通滤波器130放出电流。典型的控制信号UP及DN为一个脉冲，且其宽度相当于CLKref和CLK′out之间的相位差。同时，CLKref及CLK′out与锁定探测器170连接，由探测器170做相位校准的检测。当CLK′out与CLKrcf的相位一致时，探测器170便进入锁定状态(locked condition)，并发送出一个状态信号φlock，以表示进入锁定状态。时序控制器160同时接收参考信号CLKref和由探测器170输出的状态信号φlock。当φlock显示已进入锁定状态时，时序控制器160会产生多个相位不重迭(non-overlapping)的使能信号，其中，每一使能信号的频率相当于将所述参考信号的频率CLKref除以使能信号的个数。在此，若使能信号有m个，则使能信号群可以表示为一m位的信号E[m∶1]。在尚未进入锁定状态时，时序控制器160则会加载一默认值至E[m∶1]，以用作频率撷取和追踪。
在本发明中，充电泵120由m个充电泵电路并联一起且共同接收控制信号UP及信号DN。如图1所示，此m个充电泵电路标志为120-1～120-m，且充电泵电路120-1～120-m分别接收相对应的信号E[m∶1]，再根据信号E[m∶1]，以时序交错的方式操作。当在锁定状态时，每一充电泵电路工作频率为Fref/m，并输出电流Io1～Iom到共同输出端125。电流Io1～Iom汇集于共同输出端125后产生一充电泵电流Icp。低通滤波器130则会根据Icp在电压控制振荡器140产生一个频率控制电压Vc，电压控制振荡器140再根据电压Vc的大小决定输出时钟CLKout的频率值Fout，其中输出频率Fout是可变的。分频器150则是用来将该CLKout的频率根据预定分频比进行分频，输出一已分频时钟CLK′out作为相位探测器110的反馈信号。在本发明的一个实施例中，分频器150是一个整数N倍分频的结构，整数N为分频比。另外，分频器150也可以是一个分数N倍(fractional-N)的结构，分频比率为N.f，这里的”.”代表一小数点，N及f分别代表分频比的整数和小数部份。
为使本发明的特征能更明显易懂，下文列举一实施例-充电泵120。实施例中的晶体管包括n通道(n channel)以及p通道的MOS晶体管，都具有一个栅极(gate)、一个漏极(drain)及一个源极(source)。MOS晶体管是一个对称型的装置，因此真正漏极和源极的指定只能在电极加上电压时判断。关于本文中源极和漏极的命名是以最广泛使用的命名来命名的。请参阅图2，举例说明，充电泵120包括但并不局限只能有，两个充电泵电路120-1及120-2，拥有一共同输出端125。参考电流源210提供充电泵120一个偏压电流Ibias。晶体管Q1A-B、Q2A-B及Q3A-B是一个电流镜的结构，提供一电流到共同输出端125。同样的，晶体管Q4A-B、Q5A-B及Q6A-B也是一类似的电流镜结构，用来由共同输出端125放出电流。
每一个充电泵电路都会根据控制信号UP及DN在内部输出一充电电流或使其放出一放电电流。如图所示，充电泵电路120-1由晶体管Q1C、Q2C、Q5C、Q6C、Q7A-F以及Q7U-Z所组成，而充电泵电路120-2则由晶体管Q1D、Q2D、Q5D、Q6D、Q8A-F以及Q8U-Z组成。每个充电泵电路都具有相同的结构，且可分成主要几个部份，包括两个开关组件和两个电流导引单元。就充电泵电路120-1而言，晶体管Q1C和Q6C为开关，分别在栅极接收控制信号UP及DN。晶体管Q7A-F在充电泵电路120-1具有电流导引的功能，连接在开关组件Q1C和共同输出端125之间，为一电流导引单元224。同样地，晶体管Q7U-Z构成一电流导引单元226，连接在连接到开关组件Q6C及共同输出端125之间。开关晶体管Q1C及Q6C都通过电流镜电路连接到参考电流源210上。晶体管Q2C，对应于电流镜内晶体管Q2B，位于开关组件Q1C及电流导引单元224之间。在本发明的一个实施例中，电流导引单元224可设计为一栅极开关模式，其中，晶体管Q7A和晶体管Q7B连接成一个差动对；该差动对分别由晶体管Q7C-D及晶体管Q7E-F控制。晶体管Q7A的漏极接地，栅极则连接到晶体管Q7C及Q7D的漏极。相同地，晶体管Q7B的漏极接到共同输出端125，栅极则连接到晶体管Q7E及晶体管Q7F的漏极。晶体管Q7A和晶体管Q7B的源极一起连接到晶体管Q2C的漏极。晶体管Q7D的源极连接到一偏压电压VB1，且在栅极接收使能信号E[1]。晶体管Q7C的源极连接到一电源电压VDD，且在栅极接收使能信号 E[1]。另一方面，晶体管Q7F的源极连接到偏压电压VB1，且在栅极接收使能信号 E[1]。晶体管Q7E的源极则连接到一电源电压VDD，且在栅极接收使能信号E[1]。信号 E[1]为信号E[1]的补码(complement)。此外，晶体管Q2C的栅极连接到晶体管Q2A及Q2B的栅极。晶体管Q1C的源极连接到电源电压VDD，漏极连接到晶体管Q2C的源极且在栅极接收控制信号UP。
同样地，晶体管Q5C连接在开关组件Q6C及电压导引单元226之间，并对应于电流镜内晶体管Q5B。在本发明的一个实施例中，电流导引单元226也设计为栅极开关模式，其中，晶体管Q7U及晶体管Q7V连接成一差动对；此差动对分别由晶体管Q7X-W及晶体管Q7Y-Z控制。晶体管Q7U的漏极接至电源电压VDD，栅极则连接到晶体管Q7X及Q7W的漏极。同样地，晶体管Q7V的漏极接至共同输出端125，栅极则连接到晶体管Q7Y及晶体管Q7Z的漏极。晶体Q7U及晶体管Q7V的源极则一起连接至晶体管Q5C的漏极。晶体管Q7X的源极连接到另一偏压电压VB2，且于栅极接收使能信号 E[1]。晶体管Q7W的源极则是接地，且于栅极接收信号使能信号E[1]。另一方面，晶体管Q7Z的源极连接到偏压电压VB2，且于栅极接收使能信号E[1]。晶体管Q7Y的源极则是接地，且于栅极接收使能信号 E[1]。此外，晶体管Q5C的栅极连接到晶体管Q5A及Q5B的栅极。晶体管Q6C的源极接地，漏极连接到晶体管Q5C的源极且于栅极接收控制信号DN。
下文将参照图2及图3说明充电泵电路120-1及120-2的工作状况。在操作时，晶体管Q1B-D会因为控制信号UP作用时打开，使得偏压电流Ibias镜像为充电电流Iup1及Iup2；而晶体管Q6B-D则因为控制信号DN作用时打开，使得偏压电流Ibias镜像为放电电流Idn1及Idn2。充电电流Iup1-2及放电电流Idn1-2分别与偏压电流Ibias的大小成比例。此外，每一充电电流值实质上等于每一放电电流值。在使能信号E[1]作用时，即为逻辑1， E[1]为0时；晶体管Q7C、Q7F、Q7W及Q7Z会被打开，而晶体管Q7D、Q7E、Q7X及Q7Y则被关上。在此时，差动电压(differential voltage)Vg7A及Vg7B将会分别被调至够高或够低的电压值，而其它的差动电压Vg7U及Vg7V亦是会被分别调至够低或够高的电压值。因此当晶体管Q7B及Q7V被打开工作时，晶体管Q7A及Q7U则会被关上，流经晶体管Q2C的电流Iup1会输出至共同输出端125，同时流经晶体管Q5C的电流Idn1则会由共同输出端125放出。
当使能信号E[1]停止作用时，即E[1]为逻辑0， E[1]为逻辑1的时候，晶体管Q7D、Q7E、Q7X及Q7Y会被打开，而晶体管Q7C、Q7F、Q7W及Q7Z则被关上。在这种情况下，差动电压Vg7A及Vg7B将会分别被调至够低或够高的电压值，而其它的差动电压Vg7U及Vg7V也会分别被调至够高或够低的电压值。因此当晶体管Q7A被打开工作时，晶体管Q7B则会被关上以停止输出电流Iup1到该共同输出端125，同时晶体管Q7U被打开，晶体管Q7v则会被关上，电流Idn1就会经由晶体管Q7U流向电源电压VDD，以停止电流Idn1由该共同输出端125放出。因此，当使能信号E[1]停止作用时，充电泵电路120-1的净输出电流将被电流导引单元224及226阻挡住。因为使能信号E[1]～E[m]的频率都是Fref/m，但是相位不重迭，因此同一时间内，只有一个充电泵电路可以提供电流，用来提高或降低频率控制电压Vc，其它的充电泵电路则被关掉，以停止提供电流。在这个实施例中，充电泵电路120-1可以提供电流Iup1到共同输出端125或将电流IAdn1由该共同输出端125放出，而充电泵电路120-2则在此时不参与工作，而无法将电流Iup2及Idn2输出至共同输出端125或由其放出，反之亦然。
通常输入一电路点(node)的电流为正，放出则为负。如图3所示，充电电流Iup1及Iup2可被表示为正向的波形而放电电流Idn1及Idn2则被表示为负向的波形。根据克希荷夫电流定律(Kirchhoff’s current law)，充电泵电路120-1及120-2的净输出电流则可分别表示为：Io1＝Iup1-Idn1及Io2＝Iup2-Idn2。电流Io1及Io2会汇流于该共同输出端125产生充电泵电流Icp。
已说明充电泵电路120-1及120-2以时序交错的方式运作，且其速率为传统的充电泵的1/2，在使用相同的比较频率下其噪声改善了20log2＝6dB。因此，使用m个充电泵电路其噪声便会改善20logmdB。熟悉此项技术的技术人员应该知道，利用本发明的原理，可以考虑使用其它的晶体管技术来实现图2的晶体管电路。
以上，虽然公开了本发明优选实施例，但是所述内容并非用于限定本发明，任何本领域熟练技术人员，在不脱离本发明的精神和范围内，可以对本发明进行适当的修改和改进，因此本发明的保护范围应该以后面所附的权利要求所界定范围为准。

Claims (13)

1.一低噪声充电泵，包括：
一时序控制器，用来接收一参考信号，以产生多个相位不重迭的使能信号，其中，每一使能信号的频率相当于将该参考信号的频率除以所述这些使能信号的个数；
一参考电流源，用于提供一偏压电流；以及
多个充电泵电路，并联在一起，并具有一共同输出端，根据这些使能信号以时序交错的方式产生多个净输出电流，其中这些净输出电流汇流于该共同输出端以产生一充电泵电流，每一充电泵电路包含有：
一第一开关组件，连接到该参考电流源并且接收一第一控制信号，当该第一控制信号使能时，将该偏压电流发送以作为一充电电流；
一第二开关组件，连接到该参考电流源并且接收一第二控制信号，当该第二控制信号使能时，将该偏压电流发送以作为一放电电流；
一第一电流导引单元，连接到该第一开关组件和该共同输出端之间，用来导引该充电电流；以及
一第二电流导引单元，连接到该第二开关组件及该共同输出端之间，用以导引该放电电流；
其中该第一及该第二电流导引单元由该时序控制器产生的一相对应使能信号所控制；
其中当该相对应的使能信号作用时，该充电电流输入该共同输出端，而该放电电流则由该共同输出端放出，因此在该共同输出端产生所述净输出电流其中之一。
2.根据权利要求1所述的充电泵，其特征在于，所述每一该充电泵电路的工作频率为该参考信号频率的1/m倍，m为所述这些充电泵电路的个数。
3.根据权利要求1所述的充电泵，其特征在于，当其中这些相对应使能信号之一没有施加时，所述第一和第二电流导引单元将停止输出其中这些净输出电流之一。
4.一频率合成器，包括：
一低通滤波器，根据一充电泵电流，用来产生一频率控制电压；
一电压控制振荡器，根据该频率控制电压，用来产生一具有可变频率的输出时钟；
一分频器，将该输出时钟根据一预定分频比进行分频，输出一分频后时钟；
一相位探测器，探测该已分频时钟和一参考信号间的相位差，用来产生一第一和一第二控制信号；以及
多个充电泵电路，并联在一起，并分别根据所述第一和该第二控制信号以时序交错的方式产生多个净输出电流，其中，所述多个净输出电流汇流于一共同输出端产生所述充电泵电流。
5.根据权利要求4所述的频率合成器，其特征在于，进一步包括一时序控制器，用于探测在进入一锁定状态时，根据该参考信号，产生多个相位不重迭的使能信号，其中，每一该使能信号的频率相当于将该参考信号的频率除以所述使能信号的个数。
6.根据权利要求4所述的频率合成器，其特征在于，所述每一充电泵电路的工作频率为该参考信号频率的1/m倍，m为所述充电泵电路的个数。
7.根据权利要求5所述的频率合成器，其特征在于，所述每一充电泵电路包括：
一第一开关组件，当该第一控制信号作用时，用来接收该第一控制信号并连接到一参考电流源，提供一偏压电流以发送为一充电电流。
一第二开关组件，当该第二控制信号作用时，用来接收所述第二控制信号及连接到所述参考电流源，提供该偏压电流以发送为一放电电流。
一第一电流导引单元，连接到该第一开关组件和该共同输出端之间，根据由该时序控制器发送的一相对应使能信号导引该充电电流，当该相对应的使能信号作用时，该充电电流则输入到该共同输出端；以及
一第二电流导引单元，连接到该第二开关组件和该共同输出端之间，根据由该时序控制器发送的该相对应使能信号导引该放电电流，当该相对应的使能信号作用时，该放电电流则由该共同输出端放出；
因此共同输出端产生所述净输出电流其中之一。
8.根据权利要求7所述的频率合成器，其特征在于，当该相对应使能信号不作用时，该第一和该第二电流导引单元将阻止输出所述净输出电流其中之一，而位于其中所述充电泵电路之一的该第一电流导引单元将阻止该充电电流输出到该共同输出端，且位于所述充电泵电路之一的该第二电流导引单元阻止该放电电流由该共同输出端放出。
9.根据权利要求5所示的频率合成器，其特征在于，在还没有探测到该锁定状态时，该时序控制器将加载一默认值到所述使能信号，以用作频率撷取。
10.根据权利要求7所述的频率合成器，其特征在于，所述充电电流值实际上等于该放电电流值，且该充电电流和该放电电流分别与该偏压电流值成比例，且该分频器为一分数N倍分频的结构结构，该分频比率可表示为N.f，这里的“.”代表一小数点，N及f分别代表该分频比的整数和小数部份。
11.根据权利要求4所述的频率合成器，其特征在于，所述分频比为一整数N，且该分频器为一整数N分频的结构。
12.一低噪声充电泵，包含有：
一时序控制器，用来接收一参考信号，以产生多个相位不重迭的使能信号，其中，每一使能信号的频率相当于将该参考信号的频率除以所述使能信号的个数；以及
多个充电泵电路，并联在一起，并根据所述这些使能信号以时序交错的方式运作，分别于一第一及一第二控制信号作用时，产生多个净输出电流，而这些净输出电流汇流产生一充电泵电流。
13.根据权利要求12所述，其特征在于，所述每一充电泵电路的工作频率为该参考信号频率的1/m倍，m为这些充电泵电路的个数。
CNB2005100567291A 2004-12-02 2005-03-24 用于锁相环频率合成器的低噪声电荷泵 Active CN100361392C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US11/002,497 2004-12-02
US11/002,497 US7151413B2 (en) 2004-12-02 2004-12-02 Low noise charge pump for PLL-based frequence synthesis

Publications (2)

Publication Number Publication Date
CN1681210A true CN1681210A (zh) 2005-10-12
CN100361392C CN100361392C (zh) 2008-01-09

Family

ID=35067664

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB2005100567291A Active CN100361392C (zh) 2004-12-02 2005-03-24 用于锁相环频率合成器的低噪声电荷泵

Country Status (2)

Country Link
US (1) US7151413B2 (zh)
CN (1) CN100361392C (zh)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101452683B (zh) * 2007-12-05 2010-10-13 联咏科技股份有限公司 电压发生***
CN101547006B (zh) * 2008-03-26 2012-01-04 三洋电机株式会社 相位同步电路
CN102356536A (zh) * 2009-03-20 2012-02-15 高通股份有限公司 无源差动电压增倍器
CN103684430A (zh) * 2012-09-14 2014-03-26 美国亚德诺半导体公司 结合时钟相位内插的电荷泵供电
CN109756106A (zh) * 2018-12-27 2019-05-14 西安紫光国芯半导体有限公司 一种降低电荷泵***噪声的方法及电路
CN111141397A (zh) * 2019-11-15 2020-05-12 西安电子科技大学 一种面向apd探测器阵列的非均匀性校正电路

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI285472B (en) * 2005-07-21 2007-08-11 Novatek Microelectronics Corp Phase lock loop, method and apparatus for fixed output frequency of phase lock loop thereof
KR100706575B1 (ko) * 2005-08-01 2007-04-13 삼성전자주식회사 고속 락 기능을 갖는 주파수 합성기
TWI279086B (en) * 2005-09-23 2007-04-11 Realtek Semiconductor Corp Clock recovery circuit and clock recovery method
US7439816B1 (en) 2005-09-28 2008-10-21 Cypress Semiconductor Corporation Phase-locked loop fast lock circuit and method
US20080218278A1 (en) * 2007-03-05 2008-09-11 Exar Corporation Means to control pll phase slew rate
US20080218276A1 (en) * 2007-03-05 2008-09-11 Exar Corporation Means to control pll phase slew rate
US7719329B1 (en) * 2007-06-15 2010-05-18 Cypress Semiconductor Corporation Phase-locked loop fast lock circuit and method
JP5836605B2 (ja) * 2011-02-24 2015-12-24 スパンション エルエルシー Ｐｌｌ
US8829980B2 (en) * 2011-03-21 2014-09-09 Analog Devices, Inc. Phased-array charge pump supply
US8599985B2 (en) * 2011-04-05 2013-12-03 Intel IP Corporation System and method for reducing lock acquisition time of a phase-locked loop
US9081399B2 (en) 2012-07-09 2015-07-14 Silanna Semiconductor U.S.A., Inc. Charge pump regulator circuit with variable amplitude control
US9041370B2 (en) 2012-07-09 2015-05-26 Silanna Semiconductor U.S.A., Inc. Charge pump regulator circuit with a variable drive voltage ring oscillator
US10181788B2 (en) * 2016-01-29 2019-01-15 The Regents Of The University Of Michigan Rational conversion ratio converter
CN107659307B (zh) * 2017-11-07 2024-06-18 杭州城芯科技有限公司 一种用于频率综合器的电流源交替互换的电荷泵电路
US10992225B2 (en) * 2018-01-30 2021-04-27 Sony Semiconductor Solutions Corporation Charge pump circuit
CN112104363B (zh) * 2020-09-16 2024-02-13 中国工程物理研究院电子工程研究所 一种基于随机多相查找表的直接数字频率合成器

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5491439A (en) * 1994-08-31 1996-02-13 International Business Machines Corporation Method and apparatus for reducing jitter in a phase locked loop circuit
KR100382328B1 (ko) * 1997-01-23 2003-12-18 산요 덴키 가부시키가이샤 Pll회로및위상록검출회로
JPH11274920A (ja) * 1998-03-26 1999-10-08 Nec Corp Ｐｌｌのチャージポンプ回路
US6130561A (en) * 1998-12-28 2000-10-10 Philips Electronics North America Corporation Method and apparatus for performing fractional division charge compensation in a frequency synthesizer
JP4094851B2 (ja) * 2000-01-17 2008-06-04 富士通株式会社 Ｐｌｌ回路
US6650156B1 (en) * 2002-08-29 2003-11-18 Integrated Device Technology, Inc. Integrated circuit charge pumps having control circuits therein that inhibit parasitic charge injection from control signals
WO2004075414A1 (en) * 2003-02-14 2004-09-02 Mcdonald James J Iii Circuitry to reduce pll lock acquisition time
US6903585B2 (en) * 2003-06-27 2005-06-07 Analog Devices, Inc. Pulse width modulated common mode feedback loop and method for differential charge pump

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101452683B (zh) * 2007-12-05 2010-10-13 联咏科技股份有限公司 电压发生***
CN101547006B (zh) * 2008-03-26 2012-01-04 三洋电机株式会社 相位同步电路
CN102356536A (zh) * 2009-03-20 2012-02-15 高通股份有限公司 无源差动电压增倍器
CN102356536B (zh) * 2009-03-20 2014-10-29 高通股份有限公司 无源差动电压增倍器
CN103684430A (zh) * 2012-09-14 2014-03-26 美国亚德诺半导体公司 结合时钟相位内插的电荷泵供电
CN103684430B (zh) * 2012-09-14 2017-04-12 美国亚德诺半导体公司 电压产生器和产生电压的方法
CN109756106A (zh) * 2018-12-27 2019-05-14 西安紫光国芯半导体有限公司 一种降低电荷泵***噪声的方法及电路
CN111141397A (zh) * 2019-11-15 2020-05-12 西安电子科技大学 一种面向apd探测器阵列的非均匀性校正电路

Also Published As

Publication number Publication date
CN100361392C (zh) 2008-01-09
US20060119438A1 (en) 2006-06-08
US7151413B2 (en) 2006-12-19

Similar Documents

Publication Publication Date Title
CN100361392C (zh) 用于锁相环频率合成器的低噪声电荷泵
US6147561A (en) Phase/frequency detector with time-delayed inputs in a charge pump based phase locked loop and a method for enhancing the phase locked loop gain
US11211937B2 (en) Method and circuits for fine-controlled phase/frequency offsets in phase-locked loops
US7737743B1 (en) Phase-locked loop including sampling phase detector and charge pump with pulse width control
US6211741B1 (en) Clock and data recovery PLL based on parallel architecture
US9160353B2 (en) Phase frequency detector and charge pump for phase lock loop fast-locking
US8169265B2 (en) Phase lock loop circuits
US7538622B2 (en) Multiple reference frequency fractional-N PLL (phase locked loop)
US5838205A (en) Variable-speed phase-locked loop system with on-the-fly switching and method therefor
US5384502A (en) Phase locked loop circuitry with split loop filter
US8373468B2 (en) Charge pump for phase-locked loop
US20020136341A1 (en) Fractional-N frequency synthesizer with fractional compensation method
US8890626B2 (en) Divider-less phase locked loop (PLL)
US8810320B1 (en) Phase-locked loop runaway detector
US20090146704A1 (en) Delay locked loop circuit and method for eliminating jitter and offset therein
US7113011B2 (en) Low power PLL for PWM switching digital control power supply
US20090146705A1 (en) Delay locked loop circuit and method for eliminating jitter and offset therein
US20070205825A1 (en) Switched Capacitor Filter And Feedback System
US7199672B2 (en) Phase-locked loop with a pulse generator, and method for operating the phase-locked loop
US20090189656A1 (en) Delay-locked loop and a stabilizing method thereof
US20080122544A1 (en) Jitter smoothing filter
CN115102546A (zh) 一种低噪声的双环欠采样锁相环及工作方法
US5332930A (en) Phase locked loop circuitry with variable gain and bandwidth
US7356111B1 (en) Apparatus and method for fractional frequency division using multi-phase output VCO
US6812797B1 (en) Phase-locked loop with loop select signal based switching between frequency detection and phase detection

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant