CN1681103B - 形成有掩埋氧化物图形的半导体器件的方法及其相关器件 - Google Patents

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Abstract

提供形成半导体器件的方法。如此蚀刻半导体衬底，以便于半导体衬底限定出沟槽和初步有源图形。沟槽具有底面和侧壁。在沟槽的底面和侧壁上提供绝缘层，并在绝缘层上如此形成隔离物，以便于隔离物在沟槽的侧壁上和沟槽的一部分底面上。如此除去沟槽底面上和隔离物下方的绝缘层，以便于至少部分暴露沟槽的一部分底面，将隔离物与沟槽的底面间隔开，并部分地暴露初步有源图形的一部分。部分地除去初步有源图形的暴露部分的一部分，以提供在隔离物下方限定出凹陷部分的有源图形。在有源图形的凹陷部分中形成掩埋绝缘层。还提供相关的器件。

Description

形成有掩埋氧化物图形的半导体器件的方法及其相关器件
优先权要求
本申请与2004年3月5日提交的韩国专利申请No.2004-15085相关并要求其优先权，将其公开物并入本文以作参考，如其全文中所阐述的那样。
技术领域
本发明涉及制造集成电路器件的方法以及相关的器件，且更为具体地，涉及隔离集成电路器件的有源区的方法以及相关器件。
背景技术
近些年来，已经将半导体器件设计成高度集成且以低驱动电压来高速工作。例如，在常规金属氧化物硅场效应晶体管(MOSFET)中，半导体器件的高速工作需要减小MOSFET的沟道长度。由于MOSFET的沟道长度减小，所以由漏电压产生的电场会负面地影响MOSFET中的沟道区并由于短沟道效应而导致栅控的可靠性降低。此外，沟道长度的减小会导致沟道区中的离子浓度增加，且可能会导致沟道区中的载流子迁移率减小，由此降低MOSFET的驱动电流。由于MOSFET的源极区与漏极区之间的结深降低，还会增加漏电流。
为了解决关于上述MOSFET的问题，已经利用绝缘体上硅(SOI)衬底来用于制造半导体器件。将器件的有源区与SOI衬底隔离。SOI衬底通常包括体(bulk)硅。在衬底上依序叠置绝缘层和上部硅层。形成在SOI衬底上的半导体器件可以提供减小的结电容，且可以增加驱动电流。然而，由于上部硅层的不均匀性、由于来自衬底下部的绝缘引起的自热效应而导致的驱动电流下降和/或浮沟道效应，形成在SOI衬底上的半导体器件还会展示出阈值电压的频繁变化。
为了解决形成在SOI衬底上的半导体器件的问题，可以在衬底表面下形成掩埋氧化物图形。例如，在美国专利No.6,403,482(’482)中公开了这种技术，该专利公开了一种含有选择地形成于源极和漏极接触区下方的掩埋氧化物图形的晶体管。然而，由于源极和漏极区的接触表面减小，在’482专利中公开的该工艺展示出高的接触电阻。此外，由于源极和漏极区接触阱区，所以不能有效地防止结漏电流。
因此，已经提议出解决上述关于形成于SOI衬底上的半导体器件的问题的方法。特别地，在被蚀刻的锗层上形成掩埋氧化物图形。例如，可以利用外延生长工艺在衬底上形成硅层和硅锗层，并将硅锗层部分蚀刻掉。沿着硅锗层的蚀刻部分形成掩埋氧化物图形。然而，利用外延生长工艺的工艺通常需要在随后的工艺中改变处理方法。而且，外延生长工艺成本高，如果要大规模生产半导体器件，则这会成为财政负担。因此，期望一种改善的半导体器件，其以有竞争力的制造成本提供减小的结漏电流和结电容。
发明内容
本发明的一些实施例提供形成半导体器件的方法。如此蚀刻半导体衬底，以便于半导体衬底限定出沟槽和初步有源图形。沟槽具有底面和侧壁。在沟槽的底面和侧壁上提供绝缘层，并在绝缘层上如此形成隔离物，以便于该隔离物在沟槽侧壁上以及沟槽的一部分底面上。如此除去沟槽底面上和隔离物下方的绝缘层，以便于至少部分暴露沟槽的一部分底面，将隔离物与沟槽底面间隔开且部分暴露初步有源图形的一部分。部分除去初步有源图形的暴露部分的一部分，以提供在隔离物下方限定出凹陷部分的有源图形。在有源图形的凹陷部分中形成掩埋绝缘层。还提供相关的器件。
在本发明的另外的实施例中，初步有源图形的上表面具有至少两个不同的宽度。蚀刻半导体衬底还可以限定出在沟槽下方的衬底的主体部分和有源图形。有源图形可以包括具有第一宽度的第一区和具有大于第一宽度的第二宽度的第二区。掩埋氧化物层会将有源图形的第一区与衬底的主体部分隔离开并将有源图形的第二区电耦合于衬底的主体部分。
在本发明的另一些实施例中，初步有源图形可以具有第一区和第二区。第二区的宽度与第一区的不同。可以各向异性蚀刻初步有源图形的第一区的下部。可以利用热氧化工艺或化学气相沉积(CVD)工艺来形成掩埋绝缘层。
在本发明的一些实施例中，可以通过在半导体衬底上形成缓冲绝缘层来蚀刻半导体衬底。可以在缓冲绝缘层上形成氮化硅层。通过构图该氮化硅层可以形成暴露场区的氮化硅图形。可以利用该氮化硅图形作为蚀刻掩模来蚀刻缓冲绝缘层和半导体衬底，以提供沟槽和初步有源区。
在本发明另外的实施例中，可以通过利用隔离物作为蚀刻掩模来各向异性蚀刻绝缘层，以除去绝缘层，由此暴露出沟槽底面的至少一部分表面。可以通过热氧化包括初步有源图形的衬底来形成绝缘层。绝缘层可以包括氧化硅。隔离物可以包括氮化硅或其蚀刻速率低于绝缘层蚀刻速率的材料。在本发明特定的实施例中，可以利用化学干蚀刻工艺来部分除去初步有源图形。
虽然上面参考方法初步地描述了本发明，但是本文中还提供器件。
附图说明
图1A至1I是示出根据本发明一些实施例的有源区制造中的处理步骤的透视图。
图2A至2I是示出根据本发明一些实施例的有源区制造中的处理步骤的横截面图。
图3是示出根据本发明一些实施例的有源区的平面图。
图4是示出根据本发明另外实施例的有源区的平面图。
图5A至5G是示出根据本发明一些实施例的单元晶体管的制造中的处理步骤的横截面图。
图6是示出根据本发明一些实施例的单元晶体管的有源区的平面图。
图7是示出根据本发明一些实施例的动态随机存取存储器(DRAM)的单元晶体管的横截面图。
图8A至8D是示出根据本发明的一些实施例的平面型晶体管的制造中的处理步骤的横截面图。
图9是示出根据本发明一些实施例的平面型晶体管的平面图。
图10A至10F是示出根据本发明一些实施例的单元晶体管的制造中的处理步骤的横截面图。
图11A至11D是示出根据本发明一些实施例的单元晶体管的制造中的处理步骤的横截面图。
图12A至12D是示出根据本发明一些实施例的单元晶体管的制造中的处理步骤的横截面图。
图13A至13G是示出根据本发明一些实施例的鳍型金属氧化物半导体(MOS)晶体管的制造中的处理步骤的透视图。
具体实施方式
下面参考附图更加全面地描述本发明，在附图中展示出本发明的实施例。然而，可以以许多不同的方式来体现本发明，且不应解释为本发明受限于本文中所阐述的实施例。更确切地，提供这些实施例，以便于该公开物会详尽和完整，且会将本发明的范围充分地传达给本领域技术人员。在附图中，为了清晰，将层和区的尺寸和相对尺寸放大。会理解，当称元件或层在另一元件或层“之上”、“连接于”另一元件或层、或“耦合于”另一元件或层时，其可以是直接在另一元件或层“之上”、直接“连接于”另一元件或层、或直接“耦合于”另一元件或层，或者可以存在中间元件或层。相反，当称元件直接在另一元件或层“之上”、“直接连接于”另一元件或层或“直接耦合于”另一元件或层，则不存在中间元件或层。作为这里使用的术语“和/或”包括一个或多个相关列举项目的任意和所有结合。贯穿全文，相同的数字参考相同的元件。
可以理解，虽然本文中使用术语第一和第二来描述各种区、层和/或部分，但是这些区、层和/或部分不应该受限于这些术语。这些术语仅用来将一个区、层或部分与另一个区、层或部分相区分。因此，在不脱离本发明的教导下，下面讨论的第一区、层或部分可以被称为第二区、层或部分，且相似地，第二区、层或部分可以被称为第一区、层或部分。
此外，本文中使用诸如“下”或“底部”和“上”或“顶部”的相对术语来描述一个元件相对于另一元件的关系，如附图中所示。会理解，相对术语旨在包含除附图中所描绘的取向之外的器件的不同取向。例如，如果附图中的器件翻转，则被描述为在另一元件的“下”侧上的元件会在另一元件的“上”侧上取向。因此，取决于附图的具体取向，示例性的术语“下”可以包含“下”和“上”两种取向。相似地，如果在一个附图中的器件翻转，则被描述为在另一元件“之下”或“下方”的元件会在另一元件“之上”取向。因此，示例性的术语“之下”或“下方”包含之上和之下两种取向。
本文中，参考横截面图来描述本发明的实施例，这些横截面图是本发明理想实施例的示意图。因此，应该预料到例如制造技术和/或公差引起的图的形状变化。因此，本发明的实施例不应该受限于这里所示出的具体的区形状，而应该包括例如由于制造引起的形状偏移。例如，示为矩形的注入区通常会具有圆形或弯曲特征和/或在其边缘的注入浓度梯度不是从注入到非注入区的二元变化。同样，通过注入形成的掩埋区会导致在掩埋区与贯穿其进行注入的表面之间的区中的一些注入。因此，在附图中示出的区实质上为示意性的，且它们的形状并非旨在示出器件的精确区形状，且并非旨在限制本发明的范围。
本文中使用的术语仅用于描述具体实施例的目的，而非旨在限制本发明。如本文中所使用的单数性是“a”、“an”和“the”也旨在包括多个术语，除非文中清楚地表明其它。还会理解，术语“包括”和/或“包含”，当在该说明书中使用时，是确定所述特征、整体、步骤、操作、元件和/或部件的存在，但是并不排除一个或多个其它特征、整体、步骤、操作、元件、部件和/或其团组的存在或添加。
除非另外限定，本文中所使用的所有术语(包括技术和科学术语)具有相同的涵义，如本发明所属技术领域的普通技术人员所共同理解的那样。还会理解，诸如那些在共同使用的词典中限定的术语应该被认为具有与它们在相关技术情形下的含义相一致的含义，且不应该被认为是理想化的或非常正式的意义，除非本文中清楚地这样限定。
现在参考图1A至1I和图2A至2I。图1A至1I是示出根据本发明一些实施例的器件的制造中的处理步骤的透视图。图2A至2I是进一步示出根据本发明一些实施例的集成电路器件的制造中的处理步骤的横截面图。在图2A至2I的每一幅中，横截面图的左部示出沿图1A的线I-I’的横截面图，而横截面图的右部示出沿图1A的线I-I”的横截面图。
如图1A和2A中所示，在半导体衬底10上形成缓冲绝缘层，例如，氧化物层。衬底10可以为体硅衬底。在缓冲绝缘层上形成氮化硅层。缓冲绝缘层可以减小在氮化硅层形成期间产生的应力的量。例如，利用常规光刻工艺中的干蚀刻工艺来部分除去氮化硅层，由此形成氮化物图形14。利用氮化物图形作为蚀刻掩模，继续蚀刻缓冲绝缘层，以暴露衬底10的表面，并在衬底10上形成缓冲绝缘图形12。利用氮化物图形作为蚀刻掩模来蚀刻暴露的衬底10，以便于衬底10限定出沟槽16。在氮化硅层上形成抗反射层(ARL)(未示出)，以提供改善的光刻工艺的处理边缘。
在经历形成沟槽16的光刻工艺之后，衬底10具有凸面部分和凹面部分。下文中将衬底10的凸面部分称为“初步有源图形”20，而凹面部分相应于沟槽16。此外，将沟槽16下方的衬底10的那一部分称之为衬底10的主体。在本发明的一些实施例中，初步有源图形20的上表面是平面且在其中央部分膨胀。换句话说，将初步有源图形20的顶表面形成凸起形状，如图3中所示。
现在参考图1B和2B，在氧化气氛中在沟槽16的内部表面(沟槽底面和侧表面)上执行热处理，以消除在沟槽16形成期间出现的任何损伤。包含于沟槽16的暴露的内部表面中的硅与氧化剂反应，并在沟槽16的内部表面上形成内部氧化物(绝缘)层22。
现在参考图1C和2C，例如，利用化学气相沉积(CVD)工艺，在沟槽的内侧表面上和氮化硅图形14的侧表面和上表面上形成例如包括氮化硅的衬里24。在本发明的一些实施例中，衬里24可以减小在随后的氧化工艺中渗透沟槽16内部表面的氧气(O2)的量。因此，在随后的工艺中在沟槽16的内部表面上不再产生或产生非常少的氧。
现在参考图1D和2D，各向异性蚀刻衬里24，直到沟槽16底面上的内部氧化物层22的至少一部分暴露，在氮化硅图形14的侧壁、缓冲绝缘图形12和沟槽16的侧壁上形成氮化物隔离物26。因此，在初步有源图形20的外部表面上形成氮化物基层。换句话说，在初步有源图形20的上表面上提供氮化硅层14，并在初步有源图形的侧表面上提供氮化物隔离物26。
现在参考图1E和2E，例如，利用各向异性蚀刻工艺除去沟槽16底面上的内部氧化物层22。如所示出的，蚀刻工艺的各向异性特性除去氮化物隔离物26下方的内部氧化物层22，因此，氮化物隔离物26与沟槽16的底面隔开相应于内部氧化层22厚度的距离。因此，将衬底10的表面暴露在沟槽16中且还暴露初步有源图形20的侧表面的下部。
现在参考图1F和2F，在沟槽16中执行各向异性蚀刻，以相同的速率蚀刻衬底10的表面的部分和初步有源图形20的被暴露的侧表面，以便于初步有源图形20在其下部被部分除去。在各向异性蚀刻工艺完成时，将初步有源图形20形成为在其下部具有凹陷部分的有源图形20a。在本发明的一些实施例中，各向异性蚀刻工艺可以为化学干蚀刻(CDE)工艺。此外，本领域技术人员会理解，当在先前的工艺中充分地暴露有源图形20a的下侧表面时，可以省略各向异性蚀刻工艺。
现在参考图1G和2G，热氧化在沟槽16的底表面和有源图形20a的下部的衬底10，在沟槽16的底表面和有源图形20a的下部形成掩埋绝缘层30，例如，掩埋氧化物层30。有源图形20a具有至少两个宽度，至少两个宽度中的第一个与至少两个宽度中的第二个不同。例如，有源图形20a包括具有第一宽度的第一区和具有大于第一宽度的第二宽度的第二区。在本发明的一些实施例中，有源图形20a的上表面具有上述凸起形状，以至于有源图形20a的凸起部分的宽度大于端部的宽度。换句话说，第一区具有相对较小的宽度，其相应于有源图形20a的端部E，而第二区具有相对较大的宽度，其相应于有源图形20a的凸起部分B。
第一区E的下部被完全氧化，且在第一区E下方充分地形成掩埋绝缘图形30，以便于在第一区E处将有源图形20a完全与衬底10的主体部分21隔离开。第二区B被部分氧化，且在第二区B下方不完全形成掩埋绝缘图形30，以便于有源图形20a在第二区B下方与衬底10的主体部分21接触。热氧化工艺的条件变化导致掩埋氧化物图形30在有源图形20a的边缘部分与衬底10的主体部分21部分地接触。
在本发明第一些实施例中，例如，可以利用化学气相沉积(CVD)工艺形成掩埋绝缘图形30。当对掩埋氧化物图形采用CVD工艺时，必须在衬底10上执行各向异性蚀刻工艺，且有源图形20a在其下部具有凹陷部分。将有源图形的第一区与衬底10的主体部分隔离物开预定距离，并使有源图形的第二部分与衬底10的主体部分接触。
现在参考图1H和2H，例如，利用CVD工艺在沟槽16的衬底10上沉积具有优良间隙填充特性的氧化物，以便于在衬底10上形成沟槽氧化物层32。例如，在本发明的一些实施例中，沟槽氧化物层可以包括未掺杂的硅酸盐玻璃(USG)层、臭氧-四乙基正硅酸酯USG(O3-TEOS USG)层或通过高密度等离子体CVD(HDPCVD)形成的氧化物层。
例如，利用CMP工艺或者回蚀刻工艺除去并平坦化沟槽氧化物层32，直到暴露出氮化物图形14的上表面的至少一部分，以便于沟槽氧化物层32保留在沟槽16中。在本发明的一些实施例中，可以采用CMP来用于平坦化沟槽氧化物层32。
现在参考图1I和2I，利用诸如含水磷酸溶液的氮化物基蚀刻剂来执行第一湿蚀刻工艺，以除去氮化物图形14。利用诸如含水氢氟酸溶液的氧化物基蚀刻剂来执行第二湿蚀刻工艺，以除去缓冲绝缘图形12。因此，将场区和有源区在衬底10上彼此分离开。
现在参考图3，将讨论示出根据上述关于图1A至2I的本发明实施例的器件的平面图。如图3中所示，利用上述关于图1A至2I的处理步骤形成的有源区包括：有源图形20a、氮化物隔离物26和其下部的掩埋氧化物层30。在本发明的一些实施例中，有源区的上表面具有凸起形状，且因此有源图形20a包括具有第一宽度的第一区E和具有大于第一宽度的第二宽度的第二区B。换句话说，第一区E在有源图形20a的端部周围，而第二区B在有源图形20a的中央部分的凸起部分的周围。
在第一区E的下部上提供掩埋绝缘图形，以便于将有源图形20a与衬底的主体部分充分隔离开。掩埋绝缘图形30不延伸至有源图形20a的中央部分，且第二区B的下部不被掩埋绝缘图形30覆盖。因此，有源图形20a在第二区B处与衬底的主体部分接触。
因此，将在上述有源图形上设置的半导体器件与其端部下方的衬底的主体部分隔离开，因此形成在这种有源区上的器件可以具有优于常规器件的优点。例如，根据本发明一些实施例的器件可以具有减小的结电容和结漏电流以及增加的驱动电流。此外，有源图形上的半导体器件还可以在其中央部分与衬底的主体部分接触，因此可以显著地减小自热效应。
现在参考图4，将讨论示出根据本发明另外实施例的有源区的平面图。除其成形不同之外，图4中示出的有源区4与上述关于图1A至3的有源区相似。因此，除用于形成图4中的有源图形的形状的掩模步骤之外，用于形成图4中的有源区的处理步骤与上述关于图1A至3的处理步骤相同。因此，图4中相同的参考数字表示图1A至3中的相同元件，且因此在本文中的进一步详述中不再讨论这些元件的详细描述。
如图4中所示，根据本发明一些实施例的有源区包括：变形的有源图形20b、氮化物隔离物26和其下部的掩埋绝缘层30。在图4中示出的本发明的实施例中，有源区的上表面在其中央部分具有凸起形状而在其其它横向部分具有平坦形状。因此，图4的有源区20b还包括具有第一宽度的第一区E和具有大于第一宽度的第二宽度的第二区B。第一区E在变形的有源图形20b的端部周围，而第二区B在变形的有源图形20b的中央部分的凸起部分周围。
在第一区E的下部上提供掩埋绝缘图形30，以便于有源图形20b充分地与衬底10的主体部分21隔离开。掩埋绝缘图形30不延伸至有源图形20b的中央部分，且掩埋绝缘图形30不设置在第二区B的下部上。因此，有源图形20b在第二区B与衬底10的主体部分21接触。
可以理解，虽然上面讨论的本发明的实施例含有具有第一和第二不同宽度的有源图形，但是本发明的实施例不限于该结构。例如，在不脱离本发明的范围下，可以在有源图形上形成两个以上的不同宽度。
现在参考图5A至5G，将讨论示出根据本发明一些实施例的半导体器件的制造中的处理步骤的横截面图。如图5A中所示，在衬底10上，例如，体硅衬底，形成缓冲绝缘层，并在缓冲绝缘层上形成氮化硅层。缓冲绝缘层可以减小在氮化硅层形成期间产生的应力的量。
例如，利用光刻工艺干蚀刻氮化物层，由此形成氮化物图形14，且利用氮化物图形14作为蚀刻掩模，干蚀刻缓冲绝缘层，由此形成缓冲绝缘图形12，通过该缓冲绝缘图形12，部分地暴露出衬底10的表面。利用氮化物图形14作为蚀刻掩模来蚀刻衬底10的暴露部分，由此形成沟槽16。在本发明的一些实施例中，形成的沟槽16比在随后工艺中形成的晶体管的源极和漏极区深，下面将会对其讨论。在本发明的这些实施例中，沟槽比常规器件的隔离沟槽结构浅。在本发明的特定实施例中，可以在氮化物层上形成抗反射层(ARL)(未示出)，这会改善光刻工艺的处理边缘。
在用于形成沟槽16的光刻工艺完成之后，在衬底10上形成凸面部分和凹面部分。如上所述，下面，将衬底10的凸面部分称为初步有源图形，而凹面部分相应于沟槽16。将衬底10在沟槽16下方的部分称为衬底10的主体。
在本发明的一些实施例中，例如，晶体管可以为动态随机存取存储器(DRAM)。在本发明的这些实施例中，位线和电容器分别电耦合于晶体管的源极和漏极区。位线和电容器应该不彼此重叠地被连接。
在DRAM的有源图形上形成单元晶体管对，且将电容器连接于相应于有源图形的两个横向部分的第一掺杂区。将位线连接于相应于有源图形中央部分的第二掺杂区。第二掺杂区与单元晶体管对连接在一起。下面将进一步描述第一和第二掺杂区。
初步有源图形20的上表面具有至少两个宽度，第一宽度与第二宽度不同，这会减小位线与电容彼此重叠的可能性。在本发明的一些实施例中，初步有源图形20在其中央部分具有增加的宽度，该中央部分相应于有源图形的第二掺杂区。初步有源图形20具有平坦的顶表面和在本发明第一实施例中描述的凸起形状，因此初步有源图形20的宽度在凸起部分相对较大。
现在参考图5B，例用与参考图1B至1F所描述的处理步骤相似的处理步骤除去初步有源图形20的下边缘部分。因此，蚀刻初步有源图形20以形成在其下部具有凹陷部分的有源图形20a。在该除去工艺期间，进一步均匀地蚀刻通过沟槽16暴露出的衬底10，以便于即使沟槽16的深度比常规器件隔离沟槽结构的深度浅，沟槽16也可以具有相应于常规器件隔离沟槽结构的充足深度。
现在参考图5C，热氧化通过有源图形20a和沟槽16暴露出的衬底部分，且在有源图形20a的下部朝向有源图形20a的内侧形成掩埋绝缘层50，例如掩埋氧化物图形。掩埋绝缘图形50延伸到有源图形20a的第一区和有源图形20a下边缘部分的沟道区，将电容器连接于该第一区。
在本发明的一些实施例中，有源图形20a在位线连接于其的第二区中具有相对较大的宽度，而在电容器连接于其的第一区中具有相对较小的宽度。因此，在第一区的下部衬底10被完全氧化，从而将有源图形20a的第一区与衬底10的主体部分21隔离开。而且，在第一区与第二区之间的沟道区的下部，衬底被完全氧化，从而还将沟道区与衬底10的主体部分21隔离开。在第二区的下部，衬底被部分氧化，从而有源图形20a的第二区电连接于衬底10的主体部分21。用于实现包含有源图形和形成于有源图形下侧表面上的掩埋绝缘图形的有源结构的处理步骤与上面描述的那些相似。
现在参考图5D，例如，利用CVD方法在沟槽16中的衬底10上沉积具有优良间隙填充特性的氧化物，以便于在衬底10上形成沟槽氧化物层32。例如，利用CMP工艺或回蚀刻工艺除去并平坦化沟槽氧化物层32，直到至少部分暴露出氮化物图形14的顶表面，以便于沟槽氧化物层32保留在沟槽16中。利用氮化物基蚀刻剂执行第一湿蚀刻工艺，由此除去氮化物图形14。利用氧化物基蚀刻剂执行第二湿蚀刻工艺，由此除去缓冲氧化物图形12。因此，将场区和有源区在衬底10上彼此相分离。
现在参考图5E，在包括有源区和场区的衬底10上形成防损伤氧化物层(未示出)，以减小在随后的注入工艺中损伤衬底的可能性。将杂质注入到衬底上，用于控制晶体管的阈值电压。当DRAM的单元晶体管为N沟道金属氧化物半导体(NMOS)晶体管时，可以将P型掺杂剂注入到衬底上。
在有源图形20a的第一区和沟道区的下部形成掩埋绝缘图形50，以便于将有源图形20a与衬底10的主体部分21隔离开。因此，在根据本发明一些实施例的单元晶体管中，可以减小结漏电流。当在衬底10中注入掺杂剂来用于控制阈值电压时，可以较重地注入P型掺杂剂。例如，P型掺杂剂包括硼(B)或二氟化硼(BF2)，且可以在至少大约1013/cm2或更高的浓度下注入该P型掺杂剂。如上所述，当沟道区被重注入，则会提高单元晶体管的短沟道效应。在将掺杂剂注入到衬底10中之后除去防损伤氧化物层。
现在参考图5F，在包括沟道区的衬底10上形成栅极绝缘层。在栅极绝缘层上顺序地形成栅电极层和硬掩模层。例如，利用常规的光刻工艺部分地除去硬掩模层，由此形成硬掩模66，并利用该硬掩模作为蚀刻掩模顺序地蚀刻栅电极层和栅极绝缘层。因此，形成包括栅极绝缘图形62、栅电极图形64和硬掩模66的栅极结构。
现在参考图5和6，(图6是示出根据本发明一些实施例的单元晶体管的有源区的平面图)，在衬底10上形成氮化硅层，并在氮化硅层上进行各向异性蚀刻工艺。在栅极结构的侧表面上形成栅极隔离物68。利用栅极结构作为注入掩模将掺杂剂注入到衬底的表面部分上，由此形成晶体管的源极和漏极区70。晶体管的源极和漏极区70包括将电容器连接于其的第一掺杂区70a和将位线连接于其的第二掺杂区70b。
在本发明的一些实施例中，第一掺杂区70a延伸至掩埋绝缘图形50的上表面上，以便于可以减小源极和漏极区70与衬底10之间的结电容。可以利用上述参考图5A至5G的处理步骤，来实现根据本发明一些实施例的DRAM的有效晶体管对。
根据本发明的一些实施例，在第二掺杂区70b中的有源图形上形成有效晶体管对。在有源图形20a的中央部分处形成第二掺杂区70b，且该第二掺杂区70b共同电连接于有效晶体管对，其中位线连接于该第二掺杂区70b。在有源图形20a的两横向部分处形成第一掺杂区70a，其中电容器连接于该第一掺杂区70a。有源图形20a的第二掺杂区70b电连接于衬底10，因此通过衬底10的主体部分21施加偏压。因此，利用反向偏压来改变晶体管的阈值电压。有源图形20a的沟道区和第一掺杂区70a与衬底10的主体部分21电隔离开，以便于可以降低结漏电流，且还可以减少短沟道效应。因此，可以增加DRAM器件的数据保持时间。
此外，利用常规工艺形成与衬底10的主体部分21部分隔离开的上述有源图形，且，因此，可以不必改变工艺来形成根据本发明一些实施例的器件。因此，根据本发明实施例的方法比常规方法更加成本有效。
现在参考图7，将讨论示出根据本发明一些实施例的DRAM的单元晶体管的横截面图。除掩埋绝缘图形仅延伸至第一掺杂区的下部之外，其中电容器连接于该第一掺杂区，图7中示出的单元晶体管与上面关于图5A至5G的单元晶体管相似。因此，用于形成图7中示出的单元晶体管的处理步骤与参考图5A至5G所述的处理步骤非常相似。因此，相同的参考数字表示与上面有关图5A至6所描述的元件相同的元件，且因此，这里不再详细地讨论这些元件的细节。
相对于有关图5A至6描述的掩埋绝缘图形50，掩埋绝缘图形52的尺寸减小。因此，沟槽16的深度减小，以至于电容器连接于其的第一掺杂区直接形成在掩埋绝缘图形52之上。在本发明的一些实施例中，沟槽15的深度小于常规器件隔离沟槽结构的深度。特别地，沟槽16的深度相应于常规器件隔离沟槽结构与掩埋绝缘图形之间的厚度差。
当将初步有源图形的下边缘部分除去以提供在其下部具有凹陷部分的有源图形时，蚀刻执行量相对小于上面有关图5A至6描述的执行量。相对于有关图5A至6所描述的单元晶体管的处理时间，还减小了用于掩埋绝缘层的热氧化工艺的处理时间。
如果有源图形中的每一区的宽度彼此相似，则会出现很难将第二掺杂区电耦合于衬底的主体部分的问题，其中将位线连接于第二掺杂区。衬底上的各向异性蚀刻工艺和氧化工艺朝向初步有源图形的内侧形成掩埋绝缘图形，且因此，可以在有源图形的中央部分处的第二掺杂区上提供掩埋绝缘图形。这会导致第二掺杂区与衬底的主体部分隔离开，且因此，将有源图形与衬底的主体部分完全隔离开。
为了解决该问题，在本发明的一些实施例中，掩埋绝缘图形仅延伸至第一掺杂区的下部，其中将电容器连接于该第一掺杂区，因此会减小第二掺杂区被掩埋绝缘图形覆盖的可能性。因此，即使有源图形中的区的宽度彼此相似，第一掺杂区也会充分地与衬底隔离开，由此减小了结漏电流，且第二掺杂区也会充分地连接于衬底，由此确保晶体管的稳定工作。
现在参考图8A至9。图8A至8D是示出根据本发明的一些实施例的平面型晶体管的制造中的处理步骤的横截面图。图9是示出根据本发明一些实施例的平面型晶体管的平面图。如图8A中所示，通过利用与上面参考图1A至2F描述的处理步骤相似的处理步骤形成沟槽17，来将初步有源图形集成地形成在半导体衬底10上。
如上面参考图1A至2F所述，初步有源图形具有平坦的顶表面和在其中央部分相对于其两端部膨胀的凸起形状。因此初步有源图形的宽度在凸起部分处相对比在非凸起部分处大。各向异性蚀刻初步有源图形底部的衬底10，以形成在其下部具有凹陷部分的有源图形41。在本发明的一些实施例中，例如，图8A至9中示出的实施例，在具有相对较大宽度的凸起部分上形成晶体管的栅极，并在具有相对较小宽度的端部上形成晶体管的源极和漏极区。
现在参考图8B，热氧化相应于沟槽17的底面和有源图形41下部的衬底10，以在沟槽17的底表面和有源图形41的下部上形成掩埋绝缘层53。
掩埋绝缘图形53至少部分延伸至有源图形41的源极和漏极区下。特别地，掩埋绝缘图形53可以延伸至有源图形41的源极和漏极区下方的部分，由此在其下部取得与源极和漏极区的接触。
具有相对较大宽度的有源图形53的沟道区的下部被部分氧化，并被电耦合于衬底的主体部分21。具有相对较小宽度的有源图形53的源极和漏极区的下部被完全氧化，并充分地与衬底的主体部分21隔离开。
现在参考图8C，例如，利用CVD工艺在沟槽17中的衬底10上沉积具有优良间隙填充特性的氧化物，以便于在衬底10上形成沟槽氧化物层32。例如，利用CMP工艺或回蚀刻工艺除去并平坦化沟槽氧化物层32，直到暴露出氮化物图形14的上表面。因此，沟槽氧化物层32保留在沟槽17中。利用氮化物基蚀刻剂执行第一湿蚀刻工艺，由此除去氮化物图形14。利用氧化物基蚀刻剂执行第二湿蚀刻工艺，由此除去缓冲氧化物图形12。因此，将场区和有源区在衬底10上彼此相分离。
现在参考图8D和9，在包括有源区和场区的衬底10上形成防损伤氧化物层(未示出)，以减小在随后的注入工艺中损伤衬底的可能性。将杂质注入到衬底上，用于晶体管的阈值电压控制和沟道区。在将掺杂剂注入到衬底10中之后，除去防损伤氧化物层。
在包括沟道区的衬底10上形成栅极绝缘层。在栅极绝缘层上顺序地形成栅电极层和硬掩模层。例如，利用光刻工艺部分地除去硬掩模层，由此形成硬掩模86，并利用该硬掩模86作为蚀刻掩模顺序地蚀刻栅电极层和栅极绝缘层。因此，完成栅极结构，且该栅极结构包括栅极绝缘图形82、栅电极图形84和硬掩模86。
在其上形成栅极结构的衬底10上形成氮化硅层，并在氮化硅层上进行各向异性蚀刻工艺。在栅极结构的侧表面上形成栅极隔离物88。利用栅极结构作为注入掩模将掺杂剂注入到衬底的表面部分上，由此形成晶体管的源极和漏极区90。在本发明的一些实施例中，例如图8A至8D中示出的实施例，晶体管的源极和漏极区90延伸至掩埋氧化物图形53的上表面，以便于可以最小化源极和漏极区90与衬底10之间的结电容。
现在参考图10A至10F，将讨论示出根据本发明一些实施例的晶体管的制造中的处理步骤的横截面图。如图10A中所示，通过利用与上面有关图1A至2F所描述的处理步骤相似的处理步骤形成沟槽16，来将初步有源图形42集成地形成在半导体衬底10上。通常，位线和电容器在DRAM的单元晶体管中互连，且不必彼此重叠。在将会远离初步有源图形形成的有源图形上形成DRAM的单元晶体管。在有源图形的端部处的掺杂区上形成DRAM的电容器，而在有源图形的中央部分处的掺杂区上形成DRAM的位线。
初步有源图形42具有至少两个宽度，用于分别将电容器和位线连接于有源图形的掺杂区而彼此不重叠。在本发明的一些实施例中，例如，如图10A至10F中示出的实施例，初步有源图形42具有平坦的顶表面和在中央部分相对于两端部膨胀的凸起形状，如上面有关图3的描述。因此，相邻初步有源图形端部的第一区的宽度大于相邻初步有源图形的中央部分的第二区的宽度。换句话说，初步有源图形42的宽度在相应于凸起部分的第二区比在相应于非凸起部分的第一区大。
部分除去初步有源图形42底部的衬底10，以形成在其底部具有凹陷部分的有源图形42。当将掺杂剂注入到衬底的表面部分中时，有源图形42的第一和第二区被分别称之为有源图形的第一和第二掺杂区。
现在参考图10B，热氧化沟槽16的底面和有源图形底部处的凹陷部分上的衬底10，以在沟槽16的底面上和有源图形底部处的凹陷部分中提供掩埋绝缘图形54。掩埋绝缘图形54形成在有源图形的第一掺杂区的下面，而不形成在有源图形的沟道区下面，其中电容器电连接于第一掺杂区。
位线电连接于其的第二掺杂区具有相对较大的宽度，而第一掺杂区具有相对较小的宽度。将有源图形的第一掺杂区下面的硅衬底完全氧化，由此在有源图形与衬底10之间形成掩埋绝缘图形54。因此，将有源图形与衬底10的主体部分21充分地隔离开。将有源图形的第二掺杂区下面的硅衬底部分氧化，由此在有源图形与衬底10之间不完全形成掩埋氧化物图形。因此，有源图形部分地连接于衬底10的主体部分21。在本发明的一些实施例中，例如图10A至10F中示出的本发明的实施例，还部分地氧化有源图形的沟道区下面的硅衬底，以便于有源图形的沟道区连接于衬底10的主体部分21。
现在参考图10C，例如，利用CVD工艺在沟槽16中的衬底10上沉积具有优良间隙填充特性的氧化物，以便于在衬底10上形成沟槽氧化物层32。例如，利用CMP工艺或回蚀刻工艺除去并平坦化沟槽氧化物层32，直到暴露出氮化物图形14的顶表面。因此，沟槽氧化物层32保留在沟槽16中。利用氮化物基蚀刻剂执行第一湿蚀刻工艺，由此除去氮化物图形14。利用氧化物基蚀刻剂执行第二湿蚀刻工艺，由此除去缓冲氧化物图形12。因此，将场区和有源区在衬底10上彼此相分离。
现在参考图10D，在包括有源区和场区的衬底10上形成防损伤氧化物层(未示出)，以减小在随后的注入工艺中损伤衬底的可能性。将诸如掺杂剂的杂质注入到衬底上，用于晶体管的阈值电压控制和沟道。当DRAM的单元晶体管例如是NMOS晶体管时，则将P型掺杂剂注入到衬底10中。在将掺杂剂注入到衬底10上之后，除去防损伤氧化物层。
选择地除去要在其上形成栅极结构的有源图形的栅极区，以在有源图形的栅极区上提供至少一个栅极凹陷部分100。
现在参考图10E，在衬底10的表面上和栅极凹陷部分100的内部表面上形成栅极绝缘层(未示出)。在栅极凹陷部分100中的栅极绝缘层上形成栅电极层(未示出)。在栅电极层上形成硬掩模层(未示出)。例如，利用常规的光刻工艺部分地除去硬掩模层，以提供硬掩模106，并利用该硬掩模106作为蚀刻掩模顺序地除去栅电极层和栅极绝缘层，以完成栅极结构108。该栅极结构包括栅极绝缘图形102、栅电极图形104和硬掩模106。
现在参考图10F，在其上形成栅极结构108的衬底10上形成氮化硅层(未示出)，并在氮化硅层上进行各向异性蚀刻工艺。在栅极结构108的侧表面上形成栅极隔离物110。利用栅极结构108作为注入掩模将掺杂剂注入到衬底的表面部分中，由此在有源图形上形成晶体管的源极和漏极区112。在本发明的一些实施例中，例如图10A至10F中示出的实施例，第一掺杂区112a与掩埋绝缘图形54的上表面接触，以便于可以减小源极和漏极区与衬底10之间的结电容。图10F中示出的DRAM的单元晶体管包括凹陷沟槽，且因此沟槽长度可以被延长，由此最小化DRAM中的短沟道效应。
现在参考图11A至11D，将讨论示出根据本发明一些实施例的单元晶体管的制造中的处理步骤的横截面图。如图11A中所示，通过利用与上面有关图1A至2F所描述的处理步骤相似的处理步骤形成沟槽16，来将初步有源图形集成地形成在半导体衬底10上。在本发明的一些实施例中，沟槽16的深度比在随后工艺中将要形成的栅极凹陷部分深。
通常，位线和电容器在DRAM的单元晶体管中彼此互连，而不必彼此重叠。在将会远离初步有源图形形成的有源图形上形成DRAM的单元晶体管。在有源图形的端部处的掺杂区上形成DRAM的电容器，而在有源图形的中央部分处的掺杂区上形成DRAM的位线。
因此，初步有源图形需要至少两个宽度，用于分别将电容器和位线连接于有源图形的掺杂区而彼此不重叠。在本发明的一些实施例中，初步有源图形具有平坦的顶表面和在中央部分相对于两端部膨胀的凸起形状，如上面有关图3的描述。因此，相邻初步有源图形端部的第一区的宽度大于相邻初步有源图形的中央部分的第二区的宽度。换句话说，初步有源图形的宽度在相应于凸起部分的第二区比在相应于非凸起部分的第一区大。
部分除去初步有源图形底部的衬底10，以提供在其底部具有凹陷部分的有源图形43。当在随后的工艺中将掺杂剂注入到衬底10的表面部分中时，初步有源图形的第一和第二区被分别称之为有源图形的第一和第二掺杂区。
热氧化沟槽16的底面和有源图形43底部的凹陷部分上的衬底10，以在沟槽16的底表面上和有源图形43的底部处的凹陷部分中提供掩埋绝缘图形55。掩埋绝缘图形55形成在有源图形的第一掺杂区的下面，且还形成在有源图形的沟道区下面，其中电容器电连接于第一掺杂区。沟道区形成在第一与第二掺杂区之间。即，与上面关于图10A至10F描述的掩埋绝缘图形相比，掩埋绝缘图形55进一步延伸进有源图形43中。
现在参考图11B，例如，利用CVD工艺在沟槽16中的衬底10上沉积具有优良间隙填充特性的氧化物，以便于在衬底10上形成沟槽氧化物层32。例如，利用CMP工艺或回蚀刻工艺除去并平坦化沟槽氧化物层32，直到暴露出氮化物图形14的顶表面。因此，沟槽氧化物层32保留在沟槽16中。利用氮化物基蚀刻剂执行第一湿蚀刻工艺，由此除去氮化物图形14。利用氧化物基蚀刻剂执行第二湿蚀刻工艺，由此除去缓冲氧化物图形12。因此，将场区和有源区在衬底10上彼此相分离。
现在参考图11C，在包括有源区和场区的衬底10上形成防损伤氧化物层(未示出)，以减小在随后的注入工艺中损伤衬底的可能性。将诸如掺杂剂的杂质注入到衬底上，用于晶体管的阈值电压控制和沟道。当DRAM的单元晶体管例如是NMOS晶体管时，则将P型掺杂剂注入到衬底10中。在将掺杂剂注入到衬底10上之后，除去防损伤氧化物层。
选择地蚀刻掉在随后的工艺中将要在其上形成栅极结构的有源图形的栅极区，以在有源图形43的栅极区上提供至少一个栅极凹陷部分120。在本发明的一些实施例中，栅极凹陷部分120具有如此深度，以便于不暴露掩埋绝缘图形55的上表面。因此，栅极凹陷部分120不与掩埋氧化物图形55接触。
现在参考图11D，在衬底10的表面上和栅极凹陷部分120的内部表面上形成栅极绝缘层(未示出)。在栅极凹陷部分120中的栅极绝缘层上形成栅电极层(未示出)。在栅电极层上形成硬掩模层(未示出)。例如，利用常规的光刻工艺部分地除去硬掩模层，以提供硬掩模126，并利用该硬掩模126作为蚀刻掩模顺序地除去栅电极层和栅极绝缘层，以提供栅极结构128。栅极结构128包括栅极绝缘图形122、栅电极图形124和硬掩模126。
在其上形成栅极结构128的衬底10上形成氮化硅层(未示出)，并在氮化硅层上进行各向异性蚀刻工艺。在栅极结构108的侧表面上形成栅极隔离物130。利用栅极结构128作为注入掩模将掺杂剂注入到衬底的表面部分上，由此在有源图形55上形成晶体管的源极和漏极区132。晶体管的源极和漏极区132包括将电容器连接于其的第一掺杂区132a和将位线连接于其的第二掺杂区132b。第一掺杂区132a与掩埋绝缘图形55的顶表面接触，以便于可以减小源极和漏极区与衬底10之间的结电容。
现在参考图12A和12D，将讨论示出根据本发明一些实施例的晶体管的制造中的处理步骤的横截面图。如图12A中所示，通过利用与上面有关图1A至2F所描述的处理步骤相似的处理步骤形成沟槽16，来将初步有源图形集成地形成在半导体衬底10上。
初步有源图形包括至少两个宽度，用于分别将电容器和位线连接于有源图形的掺杂区而彼此不重叠。在本发明的一些实施例中，初步有源图形具有平坦的顶表面和在中央部分相对于两端部膨胀的凸起形状，如上面有关图3的描述。因此，相邻初步有源图形端部的第一区的宽度大于相邻初步有源图形的中央部分的第二区的宽度。换句话说，初步有源图形的宽度在相应于凸起部分的第二区比在相应于非凸起部分的第一区大。
部分除去初步有源图形底部的衬底，以提供在其底部具有凹陷部分的有源图形44。当将掺杂剂注入到衬底10的表面部分中时，初步有源图形的第一和第二区被分别称之为有源图形的第一和第二掺杂区。
在具有相对较大宽度的有源图形的凸起部分上形成晶体管的栅极，而在具有相对较小宽度的有源图形的非凸起部分上形成源极和漏极区。热氧化沟槽16的底面和有源图形44底部处的凹陷部分上的衬底10，并由此在沟槽16的底表面上和有源图形底部处的凹陷部分中形成掩埋绝缘图形55。掩埋绝缘图形55形成在有源图形的源极和漏极区的下面。
其上形成沟道的第二掺杂区具有相对较大的宽度，而其上形成源极和漏极区的第一掺杂区具有相对较小的宽度。将有源图形的第一掺杂区下面的硅衬底10完全氧化，由此在有源图形与衬底10之间形成掩埋绝缘图形55。因此，将有源图形与衬底10的主体部分21充分地隔离开。将有源图形的第二掺杂区下面的硅衬底10部分氧化，由此在有源图形与衬底10之间不完全形成掩埋绝缘图形55。因此，有源图形部分地连接于衬底10的主体部分21。
现在参考图12B，例如，利用CVD工艺在沟槽16中的衬底10上沉积具有优良间隙填充特性的氧化物，以便于在衬底10上形成沟槽氧化物层32。例如，利用CMP工艺或回蚀刻工艺除去并平坦化沟槽氧化物层32，直到暴露出氮化物图形14的顶表面。因此，沟槽氧化物层32保留在沟槽16中。利用氮化物基蚀刻剂执行第一湿蚀刻工艺，由此除去氮化物图形14。利用氧化物基蚀刻剂执行第二湿蚀刻工艺，由此除去缓冲氧化物图形12。因此，将场区和有源区在衬底10上彼此相分离。
现在参考图12C，在包括有源区和场区的衬底10上形成防损伤氧化物层(未示出)，以减小在随后的注入工艺中损伤衬底的可能性。将诸如掺杂剂的杂质注入到衬底上，用于晶体管的阈值电压控制和沟道。在将掺杂剂注入到衬底10上之后，除去防损伤氧化物层。
选择地蚀刻将要在其上形成栅极结构的有源图形的栅极区，以在有源图形的栅极区上提供至少一个栅极凹陷部分140。栅极凹陷部分140具有如此深度，以至于不暴露掩埋绝缘图形55的上表面。
现在参考图12D，在衬底10的表面上和栅极凹陷部分140的内部表面上形成栅极绝缘层(未示出)。在栅极凹陷部分140中的栅极绝缘层上形成栅电极层(未示出)。在栅电极层上形成硬掩模层(未示出)。例如，利用常规的光刻工艺部分地除去硬掩模层，以提供硬掩模146，并利用该硬掩模146作为蚀刻掩模顺序地除去栅电极层和栅极绝缘层，以提供栅极结构148。因此，栅极结构148包括栅极绝缘图形142、栅电极图形144和硬掩模146。
在其上形成栅极结构148的衬底10上形成氮化硅层(未示出)，并在氮化硅层上进行各向异性蚀刻工艺。在栅极结构148的侧表面上形成栅极隔离物150。利用栅极结构148作为注入掩模将掺杂剂注入到衬底的表面部分中，由此在有源图形上形成晶体管的源极和漏极区152。晶体管的源极和漏极区152包括将电容器连接于其的第一掺杂区和将位线连接于其的第二掺杂区。第一掺杂区与掩埋绝缘图形55的顶表面接触，以便于可以减小源极和漏极区与衬底10之间的结电容。
现在参考图13A至13G，将讨论示出根据本发明一些实施例的鳍型MOS晶体管的制造中的处理步骤的透视图。如图13A中所示，在体半导体衬底200上形成缓冲绝缘层(未示出)，例如，缓冲氧化物层，并在缓冲绝缘层上形成氮化硅层(未示出)。缓冲绝缘层可以减小在氮化硅层形成期间产生的应力的量。
例如，利用常规光刻工艺来部分地干蚀刻氮化硅层，由此形成氮化物图形204。利用氮化物图形204作为蚀刻掩模，还干蚀刻缓冲绝缘层，由此形成缓冲氧化物图形202，通过该缓冲氧化物图形部分地暴露出衬底200的表面。利用氮化物图形作为蚀刻掩模来蚀刻暴露的衬底200，由此形成沟槽206。因此，通过沟槽206将衬底200划分成突起部分210和主体部分211。下文中，衬底200的突起部分210被称之为初步有源鳍。沟槽206的深度大于初步有源鳍210的高度。在氮化硅层上进一步形成抗反射层(ARL)，能够增加用于沟槽206的光刻工艺的处理边缘。如上面在本发明各实施例中所描述的那样，初步有源图形210具有至少两个宽度。
现在参考图13B，在包括初步有源鳍210的衬底200上进行与上面关于图1B至2F所描述的那些处理步骤相似的处理步骤。在沟槽206的底表面和侧表面上形成内部氧化层208，并沿着沟槽206的侧表面形成氮化物隔离物220。将内部氧化物层208从沟槽206的底表面上除去，并部分地除去在其底部的初步有源鳍210。因此，将初步有源图形210形成为具有凹陷部分210b的有源鳍210a。另外，有源图形210包含具有相对较小宽度的第一区和具有相对较大宽度的第二区。
现在参考图13C，热氧化沟槽206的底面和凹陷部分210b的硅衬底200的主体部分211，且因此在沟槽206的底表面上和有源鳍210a的底部处的凹陷部分210b中形成掩埋绝缘图形222。将有源图形210a的第一区下面的硅衬底200完全氧化，并在有源图形210a与衬底200的主体部分211之间完全形成掩埋绝缘图形222。因此，在第一区的下部，将有源鳍210a与衬底200的主体部分211充分隔离开。将有源鳍210a的第二区下面的硅衬底200部分氧化，并在有源鳍210a与衬底200的主体部分211之间部分地形成掩埋氧化物图形222。因此，在第二区的下部处的主体中，将有源鳍210a连接于衬底200的主体部分211。
如图13D中所示，例如，利用各向异性蚀刻工艺将氮化物隔离物220从有源鳍210a的侧表面上除去。当除去氮化物隔离物220时，还部分地蚀刻掉硬掩模。
现在参考图13E，例如，利用CVD方法在沟槽206的衬底200上沉积具有优良间隙填充特性的氧化物，以便于在衬底200上形成沟槽氧化物层230。例如，利用CMP工艺或者回蚀刻工艺除去并平坦化沟槽氧化物层230，直到暴露出氮化物图形204的顶表面。因此，沟槽氧化物层230保留在沟槽206中。利用氮化物基蚀刻剂来执行第一湿蚀刻工艺，由此除去氮化物图形204。利用氧化物基蚀刻剂来执行第二湿蚀刻工艺，由此除去缓冲绝缘图形202。因此，将场区和有源区在衬底200上彼此分离开。
现在参考图13F，除去沟槽氧化物层230和内部氧化物层208，并因此有源鳍210a从掩埋氧化物图形222中突起。在不暴露衬底200的主体部分211的条件下，在沟槽氧化物层230和内部氧化物层208蚀刻的同时，将掩埋氧化物图形222的一部分蚀刻掉。因此，有源鳍210a被掩埋氧化物图形222充分地覆盖，并与衬底200的主体部分211充分地隔离开，即使在掩埋氧化物图形222的一部分被蚀刻掉的情况下。
不必将沟槽氧化物层230完全蚀刻掉，以至于蚀刻掉沟槽氧化物层230的一部分。根据有源鳍210a的有效厚度来确定沟槽氧化物230的蚀刻量。
现在参考图13G，在掩埋氧化物层222上和有源鳍210a的表面上形成栅极绝缘层(未示出)。在栅极绝缘层上顺序地形成栅电极层(未示出)和硬掩模。例如，利用常规的光刻工艺将硬掩模部分地除去，由此形成硬掩模246，并利用硬掩模246作为蚀刻掩模来顺序蚀刻掉栅电极层和栅绝缘层。因此，完成包括栅极绝缘图形242、栅电极图形244和硬掩模246的栅极结构240。
在包括栅极结构240的衬底上进行常规离子注入工艺，在衬底的表面部分关于栅极结构240对称地形成源极和漏极区。因此，可以使用热氧化和氮化物形成工艺来在体硅衬底上形成鳍型晶体管，以便于与利用常规SOI衬底来用于形成鳍型晶体管时相比较，根据本发明的一些实施例，可以以相对较低的成本形成鳍型晶体管。
如上面关于图1A至13G的简单描述，根据本发明的一些实施例，利用热氧化和氮化物形成工艺，来如此形成有源图形，以至于将有源图形的一部分与衬底的主体部分隔离开而将有源图形的另一部分电耦合于衬底的主体部分。根据本发明一些实施例的方法可以减小用于制造包括有源图形的半导体器件的制造成本。而且，包括根据本发明一些实施例的有源图形的半导体器件可以提供低结电容、低漏电流和高驱动电流。因此，当DRAM的单元晶体管包括该有源图形，则可以增加DRAM的数据保持时间。最后，将有源图形的一部分电耦合于半导体衬底的主体部分，且因此，如果不加以阻止的话，可以显著地减小由于半导体器件工作引起的自热效应。可以将反向偏压施加到包括有源图形的晶体管，以便于晶体管的阈值电压会容易可控制。
在附图和说明书中，已经公开了本发明典型的优选实施例，虽然采用了特定的术语，但是它们仅用于普通的和说明的意义，并非限制目的，将在下述权利要求中阐述本发明的范围。

Claims (29)

1.一种形成半导体器件的方法，包括：
如此蚀刻半导体衬底，以便于半导体衬底限定出沟槽和初步有源图形，沟槽具有底面和侧壁；
在沟槽的底面和侧壁上形成绝缘层；
在绝缘层上如此形成隔离物，以便于隔离物在沟槽的侧壁上和沟槽的一部分底面上；
如此除去沟槽底面上和隔离物下方的绝缘层，以便于至少部分暴露沟槽的一部分底面，将隔离物与沟槽的底面间隔开，并部分地暴露初步有源图形的一部分；
部分地除去初步有源图形的暴露部分的一部分，以提供在隔离物下方限定出凹陷部分的有源图形；和
在有源图形的凹陷部分中形成掩埋绝缘层。
2.权利要求1的方法，其中初步有源图形的上表面具有至少两个不同的宽度。
3.权利要求2的方法，
其中蚀刻半导体衬底还限定出在沟槽下方的衬底的主体部分和有源图形；
其中有源图形包括具有第一宽度的第一区和具有大于第一宽度的第二宽度的第二区；和
其中掩埋氧化物层将有源图形的第一区与衬底的主体部分隔离开，并将有源图形的第二区电耦合于衬底的主体部分。
4.权利要求2的方法，其中初步有源图形具有第一区和第二区，第二区的宽度与第一区的不同，且其中部分地除去初步有源图形的暴露部分包括各向异性蚀刻初步有源图形的第一区的下部。
5.权利要求1的方法，其中形成掩埋绝缘层包括：利用热氧化工艺或化学气相沉积工艺来形成掩埋绝缘层。
6.权利要求1的方法，其中蚀刻半导体衬底还包括：
在半导体衬底上形成缓冲绝缘层；
在缓冲绝缘层上形成氮化硅层；
通过构图氮化硅层来形成暴露场区的氮化硅图形；和
利用氮化硅图形作为蚀刻掩模蚀刻缓冲绝缘层和半导体衬底，以提供沟槽和初步有源区。
7.权利要求1的方法，其中除去绝缘层包括：利用隔离物作为蚀刻掩模来各向异性蚀刻绝缘层，由此暴露沟槽底面的至少一部分表面。
8.权利要求1的方法，其中形成绝缘层包括：热氧化包括初步有源图形的衬底。
9.权利要求1的方法，其中绝缘层包括氧化硅。
10.权利要求1的方法，其中隔离物包括氮化硅。
11.权利要求1的方法，其中隔离物包括其蚀刻速率低于绝缘层蚀刻速率的材料。
12.权利要求1的方法，其中部分除去初步有源图形的暴露部分的一部分包括：利用化学干蚀刻工艺除去初步有源图形的暴露部分的一部分。
13.一种形成晶体管的方法，包括：
如此蚀刻集成电路衬底，以便于衬底限定出衬底中的沟槽、衬底的有源区和衬底的主体部分；
形成在沟槽下方并在衬底的有源区与衬底的主体部分之间延伸的掩埋绝缘图形；
在集成电路衬底的有源区上形成栅极；和
在栅极的第一侧上的衬底的有源区上形成源极区，并在栅极的第二侧上的衬底的有源区上形成漏极区，源极区和漏极区电耦合于掩埋绝缘图形。
14.权利要求13的方法，其中有源区的上表面具有至少两个宽度，至少两个宽度中的第一个与至少两个宽度中的第二个不同。
15.权利要求14的方法，
其中有源区包括具有第一宽度的第一子区和具有大于第一宽度的第二宽度的第二子区；和
其中掩埋绝缘图形将有源区的第一子区与衬底的主体部分隔离开，并将有源区的第二子区电耦合于衬底的主体部分，第一子区位于晶体管的栅极下方，而第二子区位于晶体管的源极和漏极区下方。
16.权利要求13的方法，其中掩埋绝缘图形延伸进晶体管栅极下方的沟道区中。
17.权利要求13的方法，其中晶体管包括动态随机存取存储器或鳍型场效应晶体管中的至少一种。
18.一种半导体器件，包括：
限定出沟槽和初步有源图形的半导体衬底，沟槽具有底面和侧壁；
沟槽底面和侧壁上的绝缘层；
绝缘层上的隔离物，隔离物与沟槽底面间隔开；
在隔离物下方限定出凹陷部分的有源图形，和
在有源图形的凹陷部分中的掩埋绝缘层。
19.权利要求18的器件，其中初步有源图形的上表面具有至少两个不同的宽度。
20.权利要求19的器件，其中半导体衬底还限定出在沟槽下方的衬底的主体部分和有源图形，其中有源图形包括具有第一宽度的第一区和具有大于第一宽度的第二宽度的第二区，且其中掩埋绝缘层将有源图形的第一区与衬底的主体部分隔离开，并将有源图形的第二区电耦合于衬底的主体部分。
21.权利要求19的器件，其中初步有源图形具有第一区和其宽度不同于第一区宽度的第二区。
22.权利要求18的器件，其中绝缘层包括氧化硅。
23.权利要求18的器件，其中隔离物包括氮化硅。
24.权利要求18的器件，其中隔离物包括其蚀刻速率低于绝缘层蚀刻速率的材料。
25.一种晶体管，包括：
限定出衬底中的沟槽、衬底的有源区和衬底的主体部分的集成电路衬底；
在沟槽下方并在衬底的有源区与衬底的主体部分之间延伸的掩埋绝缘图形；
集成电路衬底的有源区上的栅极；和
栅极第一侧上的衬底的有源区上的源极区和栅极第二侧上的衬底的有源区上的漏极区，源极区和漏极区电耦合于掩埋绝缘图形。
26.权利要求25的器件，其中有源区的上表面具有至少两个宽度，至少两个宽度中的第一个与至少两个宽度中的第二个不同。
27.权利要求26的器件，其中有源区包括具有第一宽度的第一子区和具有大于第一宽度的第二宽度的第二子区；且其中掩埋绝缘图形将有源区的第一子区与衬底的主体部分隔离开，并将有源区的第二子区电耦合于衬底的主体部分，第一子区位于晶体管的栅极下方，而第二子区位于晶体管的源极和漏极区下方。
28.权利要求25的器件，其中掩埋绝缘图形延伸进晶体管栅极下方的沟道区中。
29.权利要求25的器件，其中晶体管包括动态随机存取存储器或鳍型场效应晶体管中的至少一种。
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