KR20080046438A - 반도체 소자 및 그 제조 방법 - Google Patents

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KR20080046438A
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Abstract

문턱 전압이 증가하면서도 정션 리키지 증가가 방지된 반도체 소자 및 그 제조 방법이 제공된다. 반도체 소자는 제1 영역 및 제2 영역을 포함하는 반도체 기판, 반도체 기판의 제1 영역에 형성된 제1 게이트 절연막 및 제1 게이트 전극을 포함하는 제1 게이트 구조물로서, 제1 게이트 절연막은 제1 유전 물질 및 제1 유전 물질보다 유전율이 큰 제2 유전 물질을 포함하되, 제1 게이트 전극은 제2 유전 물질과 맞닿아 있는 제1 게이트 구조물, 및 반도체 기판의 제2 영역에 형성된 제2 게이트 절연막 및 제2 게이트 전극을 포함하는 제2 게이트 구조물을 포함한다.
고유전율 물질, 게이트 절연막, 셀 영역, DRAM

Description

반도체 소자 및 그 제조 방법{Semiconductor device and method of fabricating the same}
도 1은 본 발명의 일 실시예에 따른 게이트 구조물을 포함하는 반도체 소자의 단면도이다.
도 2는 본 발명의 다른 실시예에 따른 게이트 구조물을 포함하는 반도체 소자의 단면도이다.
도 3은 도 1의 게이트 구조물이 적용된 DRAM 장치의 단면도이다.
도 4 내지 도 6은 본 발명의 몇몇 실시예들에 따른 반도체 소자의 게이트 구조물을 설명하기 위한 단면도들이다.
도 7 내지 도 9는 도 1의 게이트 구조물을 제조하는 방법을 설명하기 위한 공정 단계별 중간 구조물들의 단면도들이다.
<도면의 주요부분에 대한 부호의 설명>
100: 반도체 기판 110: 제1 게이트 구조물
120: 제2 게이트 구조물 130: 하드 마스크용 절연막
140: 스페이서
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로서, 보다 상세하게는 셀 영역 및 주변 회로 영역을 포함하는 반도체 소자 및 그 제조 방법에 관한 것이다.
DRAM 장치 등의 반도체 소자는 데이터의 입출력이 빠른 반면, 시간이 경과됨에 따라 데이터가 소실되는 휘발성 메모리 소자이다. 따라서, 주기적으로 리프레쉬하여 저장된 데이터를 보전할 것이 요구된다. 그런데, DRAM 장치의 셀 집적도가 증가함에 따라 리프레쉬 동작 중에 원하지 않는 메모리 셀이 턴온되는 현상이 대두되었다. 이는 원하지 않는 셀로의 데이터 주입 또는 소거를 초래하여 소자 신뢰성을 저하시키는 원인이 된다.
선택받지 않은 셀이 인접하는 셀의 턴온에도 영향받지 않도록 하기 위한 방법으로 트랜지스터의 문턱 전압을 높이는 방안이 제시되고 있다. 채널 영역의 문턱 전압을 높이는 방법으로는 일반적으로 채널 영역을 불순물로 도핑하는 것이 사용된다. 그런데, 채널 영역을 불순물로 도핑할 경우, 채널 영역 내의 정션 리키지가 증가하게 되며, 이러한 정션 리키지의 증가는 메모리 셀의 데이터 저장 타임을 감소시킨다. 데이터 저장 타임이 감소하면 리프레쉬를 자주 하여야 하는데, 이는 DRAM 장치의 처리 속도 등을 저하시킬 우려가 있다.
본 발명이 이루고자 하는 기술적 과제는 문턱 전압이 증가하면서도 정션 리키지 증가가 방지된 반도체 소자를 제공하고자 하는 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는 문턱 전압이 증가하면서도 정션 리키지 증가가 방지된 반도체 소자의 제조 방법을 제공하고자 하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 소자는 제1 영역 및 제2 영역을 포함하는 반도체 기판, 상기 반도체 기판의 상기 제1 영역에 형성된 제1 게이트 절연막 및 제1 게이트 전극을 포함하는 제1 게이트 구조물로서, 상기 제1 게이트 절연막은 제1 유전 물질 및 상기 제1 유전 물질보다 유전율이 큰 제2 유전 물질을 포함하되, 상기 제1 게이트 전극은 상기 제2 유전 물질과 맞닿아 있는 제1 게이트 구조물, 및 상기 반도체 기판의 제2 영역에 형성된 제2 게이트 절연막 및 제2 게이트 전극을 포함하는 제2 게이트 구조물을 포함한다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법은 제1 영역 및 제2 영역을 포함하는 반도체 기판을 제공하고, 상기 반도체 기판의 상기 제1 영역에 제1 게이트 절연막 및 제1 게이트 전극을 포함하는 제1 게이트 구조물로서, 상기 제1 게이트 절연막은 제1 유전 물질 및 상기 제1 유전 물질보다 유전율이 큰 제2 유전 물질을 포함하되, 상기 제1 게이트 전극은 상기 제2 유전 물질과 맞닿아 있는 제1 게이트 구조물을 형성하고, 상기 반도체 기판의 제2 영역에 제2 게이트 절연막 및 제2 게이트 전극을 포함하는 제2 게이트 구 조물을 형성하는 것을 포함한다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
따라서, 몇몇 실시예에서, 잘 알려진 공정 단계들, 잘 알려진 구조 및 잘 알려진 기술들은 본 발명이 모호하게 해석되는 것을 피하기 위하여 구체적으로 설명되지 않는다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는한 복수형도 포함한다. 명세서에서 사용되는 포함한다(comprises) 및/또는 포함하는(comprising)은 언급된 구성요소, 단계, 동작 및/또는 소자 이외의 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는 의미로 사용한다. 그리고, "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
이하, 첨부된 도면을 참고로 하여 본 발명의 실시예들에 따른 반도체 소자에 대해 설명한다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자의 게이트 구조물을 설명하기 위한 단면도이다.
도 1을 참조하면, 반도체 소자는 반도체 기판(100) 상에 형성된 다수개의 게이트 구조물(110, 120)을 포함한다. 반도체 기판은 형성되는 게이트 구조물의 종류에 따라 구분된 적어도 2 이상의 영역을 포함할 수 있다. 예를 들면, 반도체 기판(100)은 도 1에 예시적으로 도시된 바와 같이 제1 게이트 구조물(110)이 형성되는 제1 영역 및 제2 게이트 구조물(120)이 형성되는 제2 영역으로 구분될 수 있다.
제1 게이트 구조물(110)은 제1 게이트 절연막(116) 및 그 위에 적층된 제1 게이트 전극(118)을 포함한다. 반면, 제2 게이트 구조물(120)은 제2 게이트 절연막(122) 및 그 위에 적층된 제2 게이트 전극(124)을 포함한다.
제1 게이트 전극(118)과 제2 게이트 전극(124)은 각각 도전성 물질로 이루어진다. 상기 도전성 물질은 예를 들어, 금속, 금속 실리사이드 또는 불순물이 도핑된 폴리실리콘 등일 수 있다. 제1 게이트 전극(118)과 제2 게이트 전극(124)은 상기 열거된 도전성 물질로 이루어진 하나의 막인 단일막 구조, 또는 서로 다른 2 이상의 단일막이 적층된 다층막 구조로 이루어질 수 있다.
제1 게이트 전극(118)과 제2 게이트 전극(124)의 구조 및 구성 물질은 동일할 수 있다. 따라서, 서로 구분되어 호칭되는 제1 게이트 구조물(110) 및 제2 게이트 구조물(120)은 제1 게이트 전극(118)과 제2 게이트 전극(124)의 차이에 기인한다기보다는 후술하는 제1 게이트 절연막(116) 및 제2 게이트 절연막(122)의 차이에 기인한다.
제1 게이트 절연막(116)은 제1 유전 물질 및 제2 유전 물질을 포함한다.
제1 유전 물질은 약 4.0 안팎의 유전율을 갖는 물질일 수 있다. 예를 들어, 제1 유전 물질은 실리콘 산화물, 실리콘 질화물, 또는 실리콘 산질화물일 수 있다.
제2 유전 물질은 제1 유전 물질보다 유전율이 큰 물질로서, 유전율이 4.0보다 큰 고유전 물질일 수 있다. 제2 유전 물질은 예를 들면, 금속 산화물일 수 있다. 구체적으로, 하프늄을 포함하는 금속 산화물 예컨대, HfO2, HfSiOx, HfSiON, HfAlO, HfYO, HfLaO, HfTiO, 또는 HiTaO일 수 있다.
제1 게이트 절연막(116)은 하부 게이트 절연층(112) 및 상부 게이트 절연층(114)이 적층된 구조를 갖는다. 하부 게이트 절연층(112)은 제1 유전 물질로 이루어져 있고, 상부 게이트 절연층(114)은 제2 유전 물질로 이루어져 있다. 따라서, 제1 게이트 전극(118)은 제1 게이트 절연막(116)의 상부 게이트 절연층(114)과 계면을 이루며, 제1 게이트 전극(118)의 도전성 물질은 상부 게이트 절연층(114)의 제2 유전 물질과 맞닿게 된다.
상부 게이트 절연층(114)은 후술하는 바와 같이 제1 게이트 구조물(110)의 문턱 전압을 증가시키는 역할을 하지만, 이를 위하여 상부 게이트 절연층(114) 자체의 두께가 두꺼울 필요는 없다. 즉, 상부 게이트 절연층(114)의 문턱 전압 상승 효과는 주로, 제2 유전 물질과 도전성 물질의 맞닿는 것 자체에 기인하므로, 적어도 1 화합물층 이상의 두께를 가지면 문턱 전압을 증가시킬 수 있다. 예컨대, 상부 게이트 절연층(114)의 두께는 약 4Å 내지 20Å의 범위를 가질 수 있다.
제2 게이트 절연막(122)은 제3 유전 물질을 포함한다. 제2 게이트 절연막(122)은 제3 유전 물질로 이루어진 단일막 구조를 가질 수 있다. 제3 유전 물질은 제1 유전 물질과 같이 약 4.0 안팎의 유전율을 갖는 물질일 수 있다. 제2 게이트 절연막(122)을 구성하는 제3 유전 물질은 제1 게이트 절연막(116)을 구성하는 물질 중 하나인 제1 유전 물질과 동일한 물질일 수 있다.
제1 게이트 절연막(116)의 전체 두께는 제2 게이트 절연막(122)의 두께보다 클 수 있다. 더욱이, 제1 게이트 절연막(116)을 구성하는 하부 게이트 절연층(112) 단일의 두께도 제2 게이트 절연막(122)보다 클 수 있다.
제1 게이트 구조물(110) 및 제2 게이트 구조물(120) 아래에는 채널 영역(102)이 정의되어 있다. 채널 영역(102)은 반도체 기판(100) 내에 형성되어 있으며, 채널 영역(102) 양측에는 n형 불순물 또는 p형 불순물이 고농도로 도핑된 소스/드레인 영역(104)이 위치한다. 본 발명의 몇몇 실시예들에서는 소스/드레인 영역(104)이 제1 및 제2 게이트 구조물(110, 120)의 외측 방향으로 외측단에 정렬되어 있다. 본 발명의 다른 몇몇 실시예들는 소스/드레인 영역(104)이 제1 및 제2 게이트 구조물(110, 120)의 외측단으로부터 내측으로 일부 확산되어 제1 및 제2 게이트 구조물(110, 120)과 일부 오버랩되어 있는 경우를 포함한다.
선택적으로, 제1 및 제2 게이트 구조물(110, 120)의 상부에는 하드 마스크용 절연막(130)이 형성될 수 있고, 제1 및 제2 게이트 구조물(110, 120)의 측벽에는 스페이서(140)가 구비될 수 있다.
이상에서 설명한 도 1에 도시된 반도체 소자는 각 영역에 형성된 게이트 구 조물(110, 120) 별로 서로 다른 문턱 전압을 갖는다.
더욱 구체적으로 설명하면, 먼저 제2 영역의 경우에는 제2 게이트 구조물(120)에 의해 하부의 채널 영역(102)이 턴온되는 문턱 전압의 값은 제2 게이트 절연막(122)이 유전율 및 그 두께에 따라 통상적인 문턱 전압의 값을 갖는다.
그러나, 제1 영역의 경우에는 제1 게이트 구조물(110)에 의해 하부의 채널 영역(102)이 턴온되는 문턱 전압의 값이 제1 게이트 절연막(116)의 유전율 및 두께에 따른 통상적인 문턱 전압의 값보다 크다. 즉, 제1 게이트 구조물(110)의 경우, 제1 게이트 전극(118)이 상부 게이트 절연층(114)과 직접 계면을 이루는데, 제1 게이트 전극(118)을 이루는 도전성 물질이 상부 게이트 절연층(114)을 이루는 고유전율 물질과 맞닿게 되면, 페르미 피닝(Fermi pinning) 현상을 유발하게 된다. 이러한 페르미 피닝 현상은 NMOS 트랜지스터에서의 문턱 전압을 증가시킨다.
예를 들어, 제1 게이트 전극(118)을 이루는 도전성 물질이 폴리 실리콘이고, 제2 유전 물질이 HfO2인 경우, 폴리 실리콘과 맞닿는 HfO2는 NMOS 트랜지스터의 문턱 전압을 약 200mV까지 상대적으로 증가시킬 수 있다. 이와 같은 문턱 전압 상승 효과는 폴리 실리콘과 맞닿는 HfO2가 폴리 실리콘의 페르미 준위를 감소시킴으로써 이루어지는 것으로 이해될 수 있다. 즉, 상기의 경우에, 폴리 실리콘의 페르미 준위는 200mV 만큼 낮은 값으로 피닝(pinning)된 것으로 이해될 수 있다.
따라서, 제1 영역의 경우 하부의 채널 영역(102)의 불순물 도핑 농도를 증가시키지 않으면서도 NMOS 트랜지스터의 문턱 전압을 증가시킬 수 있다. 채널 영역(102)의 도핑 농도 증가는 정션 리퀴지(junction leakage)를 증가시키는데, 제1 영역은 도핑 농도를 증가시키지 않으면서 문턱 전압을 증가시키기 때문에, 정션 리퀴지 증가 방지 및 문턱 전압 증가의 효과를 모두 만족시킬 수 있다.
이상의 도 1의 실시예에서는 제1 게이트 구조물(110)의 제1 게이트 절연막(116)이 하부 게이트 절연층(112) 및 상부 게이트 절연층(114)으로 구분되어 있는 경우를 예시하였는데, 상술한 바와 같이 제1 영역의 문턱 전압 증가는 제1 게이트 전극(118)의 도전성 물질과 고유전율 물질 간의 반응에 의한 페르미 피닝 현상에 기인하므로, 도전성 물질과 고유전율 물질 간 맞닿을 수 있는 구조이기만 하면 동일, 또는 유사한 효과를 얻을 수 있을 것으로 예상될 수 있다. 그에 대한 구체적인 예가 도 2에 도시되어 있다.
도 2는 본 발명의 다른 실시예에 따른 반도체 소자의 게이트 구조물을 설명하기 위한 단면도이다. 도 2의 반도체 소자는 제1 영역의 제1 게이트 구조물(210)이 제1 게이트 절연막(216) 및 제1 게이트 전극(118)을 포함하는 것은 도 1의 실시예와 동일하지만, 제1 게이트 절연막(216)의 구조는 도 1의 제1 게이트 절연막(116)과 차이가 있다.
즉, 도 2에 도시된 바와 같이 제1 게이트 절연막(216)은 제1 유전 물질 및 제2 유전 물질을 포함하지만, 이들이 서로 층을 나누어 엄격하게 구분되어 있지 않다. 예를 들어, 전체적으로 제1 유전 물질과 제2 유전 물질이 고루 분포되어 있을 수 있다. 다른 예로는 제1 게이트 절연막(216)의 하부는 제1 유전 물질만으로 구성되고, 제1 게이트 절연막(216)의 상부는 제1 유전 물질과 제2 유전 물질이 혼재되어 있을 수도 있다. 그러나, 어떠한 경우에도 적어도 제1 게이트 전극(118)과 맞닿 는 제1 게이트 절연막(216)의 상면, 다시 말하면, 제1 게이트 전극(118)과 제1 게이트 절연막(216)의 계면(216B)은 제2 유전 물질을 포함할 것이 요구된다.
이와 같이, 제1 게이트 전극(118)과 제1 게이트 절연막(216)의 계면(216B)에 제2 유전 물질이 포함될 경우, 상기 계면(216B)에서 제1 유전 물질과 제2 유전 물질이 층 구분없이 섞여 있다고 하더라도, 제2 유전 물질이 제1 게이트 전극(118)의 도전성 물질과 선택적으로 반응함으로써 페르미 피닝 현상을 유발할 수 있다. 따라서, 제1 게이트 구조물(210) 하부의 채널 영역(102)을 턴온시키는 문턱 전압을 증가시킬 수 있다.
도 2의 실시예의 경우에도, 제1 영역에서 채널 영역(102)의 도핑 농도를 증가시키지 않으면서 문턱 전압을 증가시키기 때문에, 정션 리퀴지 증가 방지 및 문턱 전압 증가의 효과를 모두 만족시킬 수 있다.
도 1 및 도 2의 실시예들에서 확인된 제1 영역에서의 정션 리퀴지 증가 방지 및 문턱 전압 증가의 효과는 예를 들면 DRAM 장치의 셀 영역의 동작 특성을 향상시키는데 유용하다. 한편, 도 1 및 도 2의 실시예들에서의 제2 영역은 제2 게이트 절연막의 물질 및 두께에 따른 통상의 문턱 전압을 나타내기 때문에, 상대적으로 제1 영역보다 문턱 전압이 작다. 또, 제2 게이트 절연막이 제1 게이트 절연막의 두께보다 작을 경우, 이러한 문턱 전압의 크기의 상대적인 차이는 더욱 커진다. 문턱 전압의 크기가 작은 제2 영역은 예를 들면, 신속한 동작 특성이 요구되는 DRAM 장치의 주변 회로 영역에 유용하게 적용될 수 있다. 따라서, 도 1 및 도 2의 실시예들은 셀 영역과 주변 회로 영역을 구비하는 DRAM 장치에 유용하게 적용될 수 있다.
도 3에 도 1의 실시예들에 따른 제1 게이트 구조물 및 제2 게이트 구조물이 적용되어 있는 DRAM 장치가 예시적으로 도시되어 있다. 그러나, 이는 하나의 예시일 뿐이며, 도 3의 DRAM 장치에 도 2의 실시예에 따른 제1 게이트 구조물 및 제2 게이트 구조물을 적용할 수도 있음은 물론이다.
도 3을 참조하면, 반도체 기판은 셀 영역(CA) 및 주변 회로 영역(PA)으로 구분되어 있다. 주변 회로 영역(PA)은 페리 영역 및 코아 영역을 포함한다.
셀 영역(CA)에는 NMOS 트랜지스터와 커패시터(190)를 포함하는 다수의 메모리 셀이 형성되어 있다. 구체적으로, 셀 영역(CA)의 반도체 기판(100) 내에는 P형 웰(108p)이 형성되어 있고, P형 웰(108p) 상에 제1 게이트 구조물(110)이 형성되어 있다. 제1 게이트 구조물(110) 아래에는 채널 영역이 정의되어 있고, 채널 영역 양측에 n형 불순물이 도핑된 n형 소스/드레인 영역(104n)이 위치한다. 제1 게이트 구조물(110), 채널 영역 및 n형 소스/드레인 영역(104n)은 NMOS 트랜지스터를 구성한다.
NMOS 트랜지스터 위에는 하부 도전막(192), 유전막(194) 및 상부 도전막(196)을 포함하는 커패시터(190)가 형성되어 있다. 커패시터(190)는 커패시터 콘택 플러그(182)를 통하여 n형 소스/드레인 영역(104n)과 전기적으로 연결된다. 미설명 부호 '106'은 소자 분리막, '150'은 제1 층간 절연막, '160'은 제2 층간 절연막, '170'은 제3 층간 절연막이다.
주변 회로 영역(PA)에는 NMOS 트랜지스터 및 PMOS 트랜지스터가 형성되어 있다. 즉, 주변 회로 영역(PA)의 반도체 기판(100) 내에는 P형 웰(108p) 및 N형 웰(108n)이 형성되어 있고, 각각의 웰(108p, 108n) 상에 제2 게이트 구조물(120)이 형성되어 있다. 제2 게이트 구조물(120) 아래에는 채널 영역이 정의되어 있다. P형 웰(108p)에서의 채널 영역 양측에는 n형 불순물이 고농도로 도핑된 n형 소스/드레인 영역(104n)이 위치하고, N형 웰(108n)에서의 채널 영역 양측에는 p형 불순물이 고농도로 도핑된 p형 소스/드레인 영역(104p)이 위치한다.
주변 회로 영역(PA)의 제2 층간 절연막(160) 상에는 제1 금속 배선(184M)이 형성되어 있고, 제1 금속 콘택 플러그(184)를 통하여 p형 소스/드레인 영역(104p)과 전기적으로 연결된다. 제3 층간 절연막(170) 상에는 제2 금속 배선(186M)이 형성되어 있으며, 제2 금속 콘택 플러그(186)를 통하여 제2 게이트 구조물(120)의 제2 게이트 금속과 전기적으로 연결된다.
상기한 바와 같은 DRAM 장치의 셀 영역(CA)은 각 메모리 셀이 서로 인접하여 배치된다. 따라서, 문턱 전압의 크기가 작은 경우 하나의 NMOS 트랜지스터가 턴온될 때, 이웃하는 셀들에도 영향을 받기 쉽다. 특히, 다이나믹 리프레시(dynamic refresh) 동작의 경우 원하지 않는 셀까지 턴온되어 데이터가 지워지거나 쓰여질 수 있다. 따라서, 셀 영역(CA)에서는 NMOS 트랜지스터의 문턱 전압이 높을 것이 요구된다. 뿐만 아니라, DRAM 장치의 셀 영역(CA)은 커패시터(190)에서 데이터를 저장하는데, 정션 리키지가 증가하게 되면 데이터 저장 타임이 감소하여 리프레쉬 주기가 짧아지게 된다. 이는 DRAM 장치의 처리 속도나 신뢰성 등과 같은 소자 특성을 저하시키는 원인이 된다.
따라서, 도 1에서 설명한 바와 같은 제1 게이트 구조물(110)을 DRAM 장치의 셀 영역(CA)에 적용함으로써, 문턱 전압이 높음과 동시에 정션 리키지 증가가 방지된 메모리 셀을 구현할 수 있다.
한편, DRAM 장치의 주변 회로 영역(PA)은 상대적으로 트랜지스터 사이의 거리가 클 뿐만 아니라, 데이터를 저장하는 커패시터를 구비하지 않는다. 오히려, 신속한 회로의 동작이 요구되는 영역이다. 따라서, 도 1에서 설명한 바와 같은 제2 게이트 구조물(120)을 DRAM 장치의 주변 회로 영역(PA)에 적용함으로써, 신속한 동작을 구현할 수 있다.
이상에서 설명한 반도체 소자들은 채널 영역이 평면 구조를 갖는 것이었으나, 본 발명은 이에 제한되지 않으며, 본 발명의 몇몇 실시예들은 채널 영역이 3차원 구조를 갖는 것을 포함한다. 도 4 및 도 5는 본 발명의 또 다른 실시예들에 따른 반도체 소자의 게이트 구조물을 설명하기 위한 단면도들이다. 도 6은 본 발명의 또 다른 실시예에 따른 반도체 소자의 게이트 구조물을 설명하기 위한 사시도이다. 도 4 내지 도 6에 도시되어 있는 단면도 및 사시도는 도 1의 제1 영역에 대응한다. 각각의 경우에 제2 영역은 도 1의 제1 영역과 동일한 구조를 가질 수 있다.
먼저, 도 4의 예시적인 반도체 소자는 채널 영역의 적어도 일부가 반도체 기판의 표면으로부터 아래쪽으로 리세스된 리세스 영역(102R)을 포함한다. 제1 게이트 구조물(310)의 저면은 리세스 영역(102R)을 따라 컨포말하게 형성되어 있다. 이러한 리세스 영역(102R)은 채널 영역의 길이를 증가시켜 숏 채널 현상을 방지하는 데에 기여한다.
도 5의 예시적인 반도체 소자는 채널 영역의 적어도 일부가 반도체 기판의 표면으로부터 아래쪽으로 리세스된 리세스 영역(102R1, 102R2)으로서, 직선 구간의 제1 리세스 영역(102R1) 및 구형 구간의 제2 리세스 영역(102R2)을 포함한다. 제1 게이트 구조물(410)의 저면은 리세스 영역(102R1, 102R2)을 따라 컨포말하게 형성되어 있다. 본 실시예의 경우에도 리세스 영역(102R1, 102R2)은 채널 영역의 길이를 증가시켜 숏 채널 현상을 방지하는 데에 기여한다.
도 6의 예시적인 반도체 소자는 채널 영역(502)이 주변의 반도체 기판(500)의 표면(500S)보다 위쪽으로 돌출되어 있으며, 제1 게이트 구조물(510)은 돌출된 채널 영역(502)의 표면을 덮고 있다. 이러한, 돌출된 채널 영역(502)은 2면 이상의 채널 영역을 형성함으로써, 채널 영역의 폭을 증가시키는 데에 기여한다.
이러한 도 4 내지 도 6의 실시예의 경우에도, 도 1의 제1 게이트 구조물과 같이 제1 게이트 절연막(316, 416, 516)이 제1 유전 물질로 이루어진 하부 게이트 절연층(312, 412, 512) 및 제2 유전 물질로 이루어진 상부 게이트 절연층(314, 414, 514)으로 이루어짐으로써, 그와 맞닿는 제1 게이트 전극(318, 418, 518)과의 페르미 피닝 형상에 의하여 문턱 전압이 증가한다. 또, 이러한 문턱 전압은 채널 영역의 불순물 도핑에 기인한 것이 아니기 때문에, 정션 리키지의 증가는 방지될 수 있다.
도 4 내지 도 6의 실시예들에 따른 각 반도체 소자는 도 2의 실시예 및 도 3의 실시예와 조합 가능함은 물론이다.
이하, 상기한 바와 같은 반도체 소자를 제조하는 예시적인 방법에 대해 설명한다. 도 7 내지 도 9는 도 1의 게이트 구조물을 제조하는 방법을 설명하기 위한 공정 단계별 중간 구조물들의 단면도들이다.
먼저 도 7을 참조하면, 제1 영역 및 제2 영역으로 구분된 반도체 기판(100) 상에 제1 유전 물질층(112a) 및 제2 유전 물질층(114a)을 순차적으로 형성한다. 제1 유전 물질층(112a)이 실리콘 산화물로 이루어진 경우 반도체 기판(100)을 열 산화시킴으로써 형성될 수 있다. 제2 유전 물질층(114a)이 HfO2등과 같은 금속 산화물로 이루어진 경우, 저압 화학 기상 증착(Low Pressure CVD; LPCVD), 원자층 증착(Atomic Layer Deposition; ALD), 물리 기상 증착(Physical Vapor Deposition; PVD), 금속 유기 화학 기상 증착(Metal Organic CVD; MOCVD) 등의 방법으로 형성될 수 있다.
도 8을 참조하면, 제2 영역 상의 제1 유전 물질층(112a) 및 제2 유전 물질층(114a)을 제거한다. 상기 단계는 예를 들어 마스크를 이용한 습식 식각으로 진행될 수 있다.
도 9를 참조하면, 제2 영역 상에 제3 유전 물질층(122a)을 형성한다. 제3 유전 물질층(122a)이 실리콘 산화물로 이루어진 경우, 반도체 기판(100)의 전면을 열 산화시킴으로써, 노출된 제2 영역 상에 실리콘 산화물로 이루어진 제3 유전 물질층(122a)이 형성될 수 있다. 한편, 본 단계에서 제1 영역의 제1 유전 물질층(112b)도 산화가 더욱 진행되어 그 두께가 두꺼워질 수 있다.
후속 공정은 본 기술 분야에 공지된 통상의 방법에 따른다.
한편, 도 2의 반도체 소자를 제조하기 위해서는 도 7의 단계에서 제1 유전 물질과 제2 유전 물질을 동시에 증착시키거나, 제1 유전 물질을 열산화 공정 등에 의해 형성하면서 동시에 제2 유전 물질을 증착한다. 그러나, 이는 예시적인 것에 불과하다.
나머지 도 3 내지 도 6의 실시예들에 따른 반도체 소자들은 도 7 내지 도 9를 참조하여 설명한 방법을 이용하여 형성할 수 있으며, 기타 여기에 개시되지 않은 구체적인 방법들은 본 기술 분야에서 공지되어 있으므로 그 설명을 생략한다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들을 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
본 발명의 실시예들에 따른 반도체 소자는 제1 영역에서 제1 게이트 구조물에서 고유전 물질과 도전성 물질간의 반응에 의해 정션 리키지의 증가를 수반하지 않으면서도 문턱 전압을 증가시킬 수 있다. 또, 제2 영역에서 통상의 문턱 전압을 유지할 수 있다. 즉, 본 발명의 실시예들에 따른 반도체 소자에 의하면 영역별로 선택적으로 문턱 전압을 조절하는 것이 가능하다.

Claims (20)

  1. 제1 영역 및 제2 영역을 포함하는 반도체 기판;
    상기 반도체 기판의 상기 제1 영역에 형성된 제1 게이트 절연막 및 제1 게이트 전극을 포함하는 제1 게이트 구조물로서, 상기 제1 게이트 절연막은 제1 유전 물질 및 상기 제1 유전 물질보다 유전율이 큰 제2 유전 물질을 포함하되, 상기 제1 게이트 전극은 상기 제2 유전 물질과 맞닿아 있는 제1 게이트 구조물; 및
    상기 반도체 기판의 제2 영역에 형성된 제2 게이트 절연막 및 제2 게이트 전극을 포함하는 제2 게이트 구조물을 포함하는 반도체 소자.
  2. 제1 항에 있어서,
    상기 제1 게이트 절연막은 상기 제1 유전 물질로 이루어진 하부 게이트 절연층, 및 상기 하부 게이트 절연층 위에 형성되며, 상기 제2 유전 물질로 이루어진 상부 게이트 절연층을 포함하는 반도체 소자.
  3. 제2 항에 있어서,
    상기 상부 게이트 절연층은 두께가 4Å 내지 20Å인 반도체 소자.
  4. 제1 항에 있어서,
    상기 제1 게이트 절연막과 상기 제1 게이트 전극의 계면은 상기 제1 유전 물 질 및 상기 제2 유전 물질을 포함하는 반도체 소자.
  5. 제4 항에 있어서,
    상기 계면의 상기 제1 유전 물질 및 상기 제2 유전 물질은 층 구분없이 섞여 있는 반도체 소자.
  6. 제1 항에 있어서,
    상기 제2 유전 물질은 금속 산화물인 반도체 소자.
  7. 제6 항에 있어서,
    상기 금속 산화물은 HfO2, HfSiOx, HfSiON, HfAlO, HfYO, HfLaO, HfTiO, HiTaO로 이루어진 군으로부터 선택되는 적어도 하나의 물질인 반도체 소자.
  8. 제1 항에 있어서,
    상기 제1 유전 물질은 실리콘 산화물, 실리콘 질화물, 또는 실리콘 산질화물인 반도체 소자.
  9. 제1 항에 있어서,
    상기 제1 게이트 절연막의 두께는 상기 제2 게이트 절연막의 두께보다 큰 반도체 소자.
  10. 제1 항에 있어서,
    상기 반도체 소자는 DRAM 장치이고,
    상기 제1 영역은 셀 영역이고,
    상기 제2 영역은 페리 영역인 반도체 소자.
  11. 제10 항에 있어서,
    상기 반도체 기판은 상기 제1 게이트 구조물 하부의 채널 영역 및 상기 채널 영역의 양측에 형성된 소스/드레인 영역을 더 포함하는 반도체 소자.
  12. 제11 항에 있어서,
    상기 제1 게이트 구조물 하부의 상기 채널 영역은 리세스 영역을 포함하는 반도체 소자.
  13. 제11 항에 있어서,
    상기 제1 게이트 구조물 하부의 상기 채널 영역은 상기 반도체 기판의 주변 영역보다 상측으로 돌출된 3차원 구조를 갖는 반도체 소자.
  14. 제1 영역 및 제2 영역을 포함하는 반도체 기판을 제공하고,
    상기 반도체 기판의 상기 제1 영역에 제1 게이트 절연막 및 제1 게이트 전극 을 포함하는 제1 게이트 구조물로서, 상기 제1 게이트 절연막은 제1 유전 물질 및 상기 제1 유전 물질보다 유전율이 큰 제2 유전 물질을 포함하되, 상기 제1 게이트 전극은 상기 제2 유전 물질과 맞닿아 있는 제1 게이트 구조물을 형성하고,
    상기 반도체 기판의 제2 영역에 제2 게이트 절연막 및 제2 게이트 전극을 포함하는 제2 게이트 구조물을 형성하는 것을 포함하는 반도체 소자의 제조 방법.
  15. 제14 항에 있어서,
    상기 제1 게이트 절연막은 상기 제1 유전 물질로 이루어진 하부 게이트 절연층, 및 상기 하부 게이트 절연층 위에 형성되며, 상기 제2 유전 물질로 이루어진 상부 게이트 절연층을 포함하는 반도체 소자의 제조 방법.
  16. 제15 항에 있어서,
    상기 상부 게이트 절연층은 두께가 4Å 내지 20Å인 반도체 소자의 제조 방법.
  17. 제14 항에 있어서,
    상기 제1 게이트 절연막과 상기 제1 게이트 전극의 계면은 상기 제1 유전 물질 및 상기 제2 유전 물질을 포함하는 반도체 소자의 제조 방법.
  18. 제17 항에 있어서,
    상기 계면의 상기 제1 유전 물질 및 상기 제2 유전 물질은 층구분 없이 섞여 있는 반도체 소자의 제조 방법.
  19. 제14 항에 있어서,
    상기 제2 유전 물질은 HfO2, HfSiOx, HfSiON, HfAlO, HfYO, HfLaO, HfTiO, HiTaO로 이루어진 군으로부터 선택되는 적어도 하나의 물질인 반도체 소자의 제조 방법.
  20. 제14 항에 있어서,
    상기 반도체 소자는 DRAM 장치이고,
    상기 제1 영역은 셀 영역이고,
    상기 제2 영역은 페리 영역인 반도체 소자의 제조 방법.
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