JP3170966B2 - 絶縁ゲート制御半導体装置とその製造方法 - Google Patents
絶縁ゲート制御半導体装置とその製造方法Info
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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Description
【０００１】
【産業上の利用分野】本発明は埋め込みゲート構造の電
界効果トランジスタや絶縁ゲートバイポーラトランジス
タ等の絶縁ゲート制御半導体装置とその製造方法に関す
る。
界効果トランジスタや絶縁ゲートバイポーラトランジス
タ等の絶縁ゲート制御半導体装置とその製造方法に関す
る。
【０００２】
【従来の技術】上述の絶縁ゲート制御半導体装置は高入
力インピーダンスの絶縁ゲートによりそのオンオフを制
御でき、かつ電界効果トランジスタは高周波用に，絶縁
ゲートバイポーラトランジスタは大電流用にそれぞれと
くに適する利点があり、個別の半導体素子として広く利
用されるほか、最近では関連する回路とともに集積回路
装置のチップに組み込んだ形で使用される場合が増加し
て来た。
力インピーダンスの絶縁ゲートによりそのオンオフを制
御でき、かつ電界効果トランジスタは高周波用に，絶縁
ゲートバイポーラトランジスタは大電流用にそれぞれと
くに適する利点があり、個別の半導体素子として広く利
用されるほか、最近では関連する回路とともに集積回路
装置のチップに組み込んだ形で使用される場合が増加し
て来た。
【０００３】この絶縁ゲート制御半導体装置では、集積
回路装置に組み込む場合はもちろん個別素子の場合でも
高周波特性を高め電流容量を増加させるには半導体集積
回路技術を利用して微細ユニットセルパターンを平面的
に繰り返す構造とするのが有利であるが、最近ではかか
る微細パターン化による性能向上も限界に近づきつつあ
るので、半導体内にトレンチ状に掘り込んだ溝の中にゲ
ートを収納して微細化を図る埋め込み形絶縁ゲート構造
が採用されるようになって来た。以下、図６を参照して
この埋め込みゲート構造の従来の絶縁ゲート制御半導体
装置の構造を説明する。
回路装置に組み込む場合はもちろん個別素子の場合でも
高周波特性を高め電流容量を増加させるには半導体集積
回路技術を利用して微細ユニットセルパターンを平面的
に繰り返す構造とするのが有利であるが、最近ではかか
る微細パターン化による性能向上も限界に近づきつつあ
るので、半導体内にトレンチ状に掘り込んだ溝の中にゲ
ートを収納して微細化を図る埋め込み形絶縁ゲート構造
が採用されるようになって来た。以下、図６を参照して
この埋め込みゲート構造の従来の絶縁ゲート制御半導体
装置の構造を説明する。
【０００４】図６に示す絶縁ゲート制御半導体装置は縦
形の電界効果トランジスタであり、図には２個の埋め込
み形絶縁ゲートを含むその端部の拡大断面が示されてい
る。半導体装置用のウエハないしチップである半導体基
体10はｎ形の半導体基板11の上に微細構造を作り込むべ
き半導体領域12として比較的高い比抵抗のｎ形のエピタ
キシャル層を数十μｍの厚みに成長させたものであり、
図の右側のその表面を覆うフィールド酸化膜13で取り囲
まれた範囲内の半導体領域12の表面からｐ形のウエル20
をまず拡散し、このウエル20の表面の要所からトレンチ
状の溝30を図のように下側の半導体領域12に食い込むよ
う掘り込み、その中にゲート酸化膜41と多結晶シリコン
のゲート42とからなる絶縁ゲート40を埋め込み、溝30の
相互間にウエル20用のｐ形のコンタクト層23を高不純物
濃度で拡散し、かつｎ形のソース層50をこのコンタクト
層23と一部が重なり合いかつ溝30に接するように高不純
物濃度でごく浅く拡散する。
形の電界効果トランジスタであり、図には２個の埋め込
み形絶縁ゲートを含むその端部の拡大断面が示されてい
る。半導体装置用のウエハないしチップである半導体基
体10はｎ形の半導体基板11の上に微細構造を作り込むべ
き半導体領域12として比較的高い比抵抗のｎ形のエピタ
キシャル層を数十μｍの厚みに成長させたものであり、
図の右側のその表面を覆うフィールド酸化膜13で取り囲
まれた範囲内の半導体領域12の表面からｐ形のウエル20
をまず拡散し、このウエル20の表面の要所からトレンチ
状の溝30を図のように下側の半導体領域12に食い込むよ
う掘り込み、その中にゲート酸化膜41と多結晶シリコン
のゲート42とからなる絶縁ゲート40を埋め込み、溝30の
相互間にウエル20用のｐ形のコンタクト層23を高不純物
濃度で拡散し、かつｎ形のソース層50をこのコンタクト
層23と一部が重なり合いかつ溝30に接するように高不純
物濃度でごく浅く拡散する。
【０００５】さらに、半導体基体10の表面側に金属の電
極膜61を配設してｐ形のウエル20のコンタクト層23とｎ
形のソース層50を表面で短絡するソース端子Ｓとし、裏
面側にはｎ形の半導体基板11に接する電極膜62を配設し
てドレイン端子Ｄとし、かつ絶縁ゲート40の図示の断面
以外の個所から制御端子Ｇを導出する。かかる構造の電
界効果トランジスタでは、その制御端子Ｇにソース端子
Ｓより正の制御電圧を受けると、溝30の側面のゲート酸
化膜41に接するｐ形のウエル20のｎ形のソース層50とｎ
形の半導体領域12で挟まれた部分にｎ形のチャネルが形
成されてソース端子Ｓとドレイン端子Ｄの間がオンす
る。このように、絶縁ゲート40を溝30内に埋め込んでチ
ャネルを縦方向に形成させることにより絶縁ゲート40の
相互間隔を短縮して構造を微細化することができ、かつ
溝30の側面の全周に亘りチャネルが形成されるので電流
容量も増加させることができる。
極膜61を配設してｐ形のウエル20のコンタクト層23とｎ
形のソース層50を表面で短絡するソース端子Ｓとし、裏
面側にはｎ形の半導体基板11に接する電極膜62を配設し
てドレイン端子Ｄとし、かつ絶縁ゲート40の図示の断面
以外の個所から制御端子Ｇを導出する。かかる構造の電
界効果トランジスタでは、その制御端子Ｇにソース端子
Ｓより正の制御電圧を受けると、溝30の側面のゲート酸
化膜41に接するｐ形のウエル20のｎ形のソース層50とｎ
形の半導体領域12で挟まれた部分にｎ形のチャネルが形
成されてソース端子Ｓとドレイン端子Ｄの間がオンす
る。このように、絶縁ゲート40を溝30内に埋め込んでチ
ャネルを縦方向に形成させることにより絶縁ゲート40の
相互間隔を短縮して構造を微細化することができ、かつ
溝30の側面の全周に亘りチャネルが形成されるので電流
容量も増加させることができる。
【０００６】なお、オフ時に空乏層が主に溝30の下側の
半導体領域12内に広がるので、この電界効果トランジス
タの耐圧は半導体領域12にもたせる厚みにより設定する
が、ウエル20の周縁付近の半導体領域12のフィールド酸
化膜13の下側の表面に沿って絶縁破壊が生じやすいた
め、電極膜61の配設と同時に金属のいわゆるフィールド
プレート63をフィールド酸化膜13の上にウエル20の周縁
付近を覆うように設け、これにウエル20と同じ電位を掛
けて絶縁破壊を防止する。また、図６は電界効果トラン
ジスタの構造であるが、半導体基板11をｐ形としかつｎ
形のバッファ層を半導体領域12との間に挿入すれば、半
導体領域12より上側部分が図と同じ構造のままで絶縁ゲ
ートバイポーラトランジスタとすることができる。
半導体領域12内に広がるので、この電界効果トランジス
タの耐圧は半導体領域12にもたせる厚みにより設定する
が、ウエル20の周縁付近の半導体領域12のフィールド酸
化膜13の下側の表面に沿って絶縁破壊が生じやすいた
め、電極膜61の配設と同時に金属のいわゆるフィールド
プレート63をフィールド酸化膜13の上にウエル20の周縁
付近を覆うように設け、これにウエル20と同じ電位を掛
けて絶縁破壊を防止する。また、図６は電界効果トラン
ジスタの構造であるが、半導体基板11をｐ形としかつｎ
形のバッファ層を半導体領域12との間に挿入すれば、半
導体領域12より上側部分が図と同じ構造のままで絶縁ゲ
ートバイポーラトランジスタとすることができる。
【０００７】
【発明が解決しようとする課題】上述のように絶縁ゲー
トを埋め込み形とすることにより絶縁ゲート制御半導体
装置の構造を微細パターン化してその高周波特性を高め
あるいはその電流容量を増加させることができるが、オ
フ状態で絶縁ゲート用の溝の下側の半導体領域にアバラ
ンシェ破壊が発生しやすくなるため耐圧の点でむしろ不
利になる逆効果があり、オン状態でも溝の側面に形成さ
れるチャネルから半導体領域内に流入する電流の流路の
広がりがあまり良好でないために順方向電圧ないしオン
電圧が上昇しやすくなる問題がある。以下、これらの問
題点の原因を図７(a) と図７(b) をそれぞれ参照して説
明する。
トを埋め込み形とすることにより絶縁ゲート制御半導体
装置の構造を微細パターン化してその高周波特性を高め
あるいはその電流容量を増加させることができるが、オ
フ状態で絶縁ゲート用の溝の下側の半導体領域にアバラ
ンシェ破壊が発生しやすくなるため耐圧の点でむしろ不
利になる逆効果があり、オン状態でも溝の側面に形成さ
れるチャネルから半導体領域内に流入する電流の流路の
広がりがあまり良好でないために順方向電圧ないしオン
電圧が上昇しやすくなる問題がある。以下、これらの問
題点の原因を図７(a) と図７(b) をそれぞれ参照して説
明する。
【０００８】図７(a) はオフ状態の絶縁ゲート制御半導
体装置の要部の拡大断面図であり、図にはｐ形のウエル
20とｎ形の半導体領域12の間のpn接合から空乏層が後者
内に広がる様子が等電位面EPで示されている。この等電
位面EPの間隔を溝30直下の線の、パルク中の線ｂ、Si表
面に沿った線ｃ、接合の曲率部近くの線ｄで比較すると
図からわかるように、絶縁ゲート40が埋め込まれた溝30
の下側の縦の線ａの方向で等電位面EPの間隔が最も狭く
なっており、半導体領域12の溝30の直下の個所で電界強
度が非常に強くてアバランシェ破壊が発生しやすい。半
導体領域12のフィールド酸化膜13に接する表面部の横の
線ｃ方向の等電位面EPの間隔は前述のフィールドプレー
ト63により広げられ、電界強度が緩和されている。この
ように、アバランシェ破壊が最も発生しやすい弱点部は
半導体領域12の溝30の直下部であり、この弱点による耐
圧低下は溝30がウエル20の底面から突出する深さを減ら
せば若干は緩和されるはずであるが、実際には溝30が底
面からわずかでも突出すると急激に素子耐圧に約150Vの
低下が見られ、その後溝30の深さを増すにつれて低下量
はさらに大きくなっていくことが確認された。
体装置の要部の拡大断面図であり、図にはｐ形のウエル
20とｎ形の半導体領域12の間のpn接合から空乏層が後者
内に広がる様子が等電位面EPで示されている。この等電
位面EPの間隔を溝30直下の線の、パルク中の線ｂ、Si表
面に沿った線ｃ、接合の曲率部近くの線ｄで比較すると
図からわかるように、絶縁ゲート40が埋め込まれた溝30
の下側の縦の線ａの方向で等電位面EPの間隔が最も狭く
なっており、半導体領域12の溝30の直下の個所で電界強
度が非常に強くてアバランシェ破壊が発生しやすい。半
導体領域12のフィールド酸化膜13に接する表面部の横の
線ｃ方向の等電位面EPの間隔は前述のフィールドプレー
ト63により広げられ、電界強度が緩和されている。この
ように、アバランシェ破壊が最も発生しやすい弱点部は
半導体領域12の溝30の直下部であり、この弱点による耐
圧低下は溝30がウエル20の底面から突出する深さを減ら
せば若干は緩和されるはずであるが、実際には溝30が底
面からわずかでも突出すると急激に素子耐圧に約150Vの
低下が見られ、その後溝30の深さを増すにつれて低下量
はさらに大きくなっていくことが確認された。
【０００９】図７(b) はオン状態における上と同じ要部
の拡大断面図であり、図には溝30の側面に形成されたチ
ャネルChから半導体領域12内に流入する電子電流の流路
CPが示されている。電流が縦方向のチャネルChから半導
体領域12に流入する場合は、いわゆる J-FET効果により
電荷がほとんど存在しない空乏領域DZが図示のように電
流の流入点からウエル20と半導体領域12の間のpn接合面
に沿って広がることが知られており、これにより電流流
路CPの半導体領域12内の図ではθで示す広がり角度が制
限されるのでこの狭い角度θ内の電流密度が高くなり、
この流路CP内の電圧降下であるオン電圧が増加するもの
と考えられる。実験の結果によればオン電圧の増加を溝
30の相互間隔を短縮することにより改善できる余地はあ
るがこの手段にも限度があり、また溝30がウエル20の底
面から突出する深さを減らしても大きな改善効果は望め
ないことがわかった。
の拡大断面図であり、図には溝30の側面に形成されたチ
ャネルChから半導体領域12内に流入する電子電流の流路
CPが示されている。電流が縦方向のチャネルChから半導
体領域12に流入する場合は、いわゆる J-FET効果により
電荷がほとんど存在しない空乏領域DZが図示のように電
流の流入点からウエル20と半導体領域12の間のpn接合面
に沿って広がることが知られており、これにより電流流
路CPの半導体領域12内の図ではθで示す広がり角度が制
限されるのでこの狭い角度θ内の電流密度が高くなり、
この流路CP内の電圧降下であるオン電圧が増加するもの
と考えられる。実験の結果によればオン電圧の増加を溝
30の相互間隔を短縮することにより改善できる余地はあ
るがこの手段にも限度があり、また溝30がウエル20の底
面から突出する深さを減らしても大きな改善効果は望め
ないことがわかった。
【００１０】以上のような耐圧の低下やオン電圧の増加
はいずれも埋め込み形絶縁ゲートの採用により高周波特
性の向上や電流容量の増加を図る際に起きるいわば逆効
果であり、従来から絶縁ゲート制御半導体装置の性能を
一層高める上で最大の隘路になっていたのが実情であ
る。かかる現状に鑑み、本発明は埋め込み形の絶縁ゲー
トを採用した場合にも絶縁ゲート制御半導体装置の耐圧
が低下する程度ないしはオン電圧が増加する程度を各々
できるだけ減少させることを目的とするものである。
はいずれも埋め込み形絶縁ゲートの採用により高周波特
性の向上や電流容量の増加を図る際に起きるいわば逆効
果であり、従来から絶縁ゲート制御半導体装置の性能を
一層高める上で最大の隘路になっていたのが実情であ
る。かかる現状に鑑み、本発明は埋め込み形の絶縁ゲー
トを採用した場合にも絶縁ゲート制御半導体装置の耐圧
が低下する程度ないしはオン電圧が増加する程度を各々
できるだけ減少させることを目的とするものである。
【００１１】
【課題を解決するための手段】本発明の絶縁ゲート制御
半導体装置によればオン電圧の増加を防止する目的は、
半導体基体の表面側に形成された一導電形の半導体領域
と、該半導体領域の所定範囲に形成された他導電形のウ
エルと、前記ウエルの表面から前記半導体領域に達する
まで掘り込まれた溝と、該溝内に埋め込まれた絶縁ゲー
トと、前記ウエルの表面から前記溝に接して拡散された
一導電形のソース層と、前記ウエルの表面および前記ソ
ース層から導出された第１主端子と、前記半導体基体の
裏面側から導出した第２主端子と、前記絶縁ゲートから
導出された制御端子とを備えた絶縁ゲート制御半導体装
置において、前記ウエルの前記溝の近傍に、前記溝が形
成される部分のウエルの深さより浅く拡散された浅拡散
部分を設けることにより達成される。なお、ウエルの浅
い拡散部分は溝を掘り込む部分の拡散深さよりも 0.5μ
ｍ以上浅く, 望ましくは１μｍ以上浅くするのがよい。
また、この場合も溝がウエルの底面から下方に突出する
深さは少なめにするのがオン電圧の増加を抑える上で有
利である。
半導体装置によればオン電圧の増加を防止する目的は、
半導体基体の表面側に形成された一導電形の半導体領域
と、該半導体領域の所定範囲に形成された他導電形のウ
エルと、前記ウエルの表面から前記半導体領域に達する
まで掘り込まれた溝と、該溝内に埋め込まれた絶縁ゲー
トと、前記ウエルの表面から前記溝に接して拡散された
一導電形のソース層と、前記ウエルの表面および前記ソ
ース層から導出された第１主端子と、前記半導体基体の
裏面側から導出した第２主端子と、前記絶縁ゲートから
導出された制御端子とを備えた絶縁ゲート制御半導体装
置において、前記ウエルの前記溝の近傍に、前記溝が形
成される部分のウエルの深さより浅く拡散された浅拡散
部分を設けることにより達成される。なお、ウエルの浅
い拡散部分は溝を掘り込む部分の拡散深さよりも 0.5μ
ｍ以上浅く, 望ましくは１μｍ以上浅くするのがよい。
また、この場合も溝がウエルの底面から下方に突出する
深さは少なめにするのがオン電圧の増加を抑える上で有
利である。
【００１２】また、前述の耐圧低下を防止する目的は、
本発明の絶縁ゲート制御半導体装置によれば、ウエルの
周縁部に、前記溝より深く拡散された深拡散部分を設け
ることによって達成される。なお、ウエルの深い拡散部
分は他の部分の拡散深さよりも少なくとも50％以上深く
拡散させるのがよい。また、溝がウエルの底面から下方
に突出する深さは極力少ないめの例えば３μｍ以下, よ
り望ましくは 0.5〜２μｍにするのが耐圧を高める上で
有利である。
本発明の絶縁ゲート制御半導体装置によれば、ウエルの
周縁部に、前記溝より深く拡散された深拡散部分を設け
ることによって達成される。なお、ウエルの深い拡散部
分は他の部分の拡散深さよりも少なくとも50％以上深く
拡散させるのがよい。また、溝がウエルの底面から下方
に突出する深さは極力少ないめの例えば３μｍ以下, よ
り望ましくは 0.5〜２μｍにするのが耐圧を高める上で
有利である。
【００１３】上記のウエルの周縁部を深い拡散部分とす
る構成と, ウエルの一部を浅い拡散部分とする構成と
は、互いに組み合わせて実施することにより耐圧の低下
とオン電圧の増加を防止する目的を同時に達成でき、い
ずれの構成もとくに縦形構造の絶縁ゲート制御半導体装
置に適する。また、ウエルから一方の主端子を導出する
ため従来と同様にこの導出部のウエルの表面部分に同じ
導電形の高不純物濃度で拡散されたコンタクト層を作り
込むのがよい。
る構成と, ウエルの一部を浅い拡散部分とする構成と
は、互いに組み合わせて実施することにより耐圧の低下
とオン電圧の増加を防止する目的を同時に達成でき、い
ずれの構成もとくに縦形構造の絶縁ゲート制御半導体装
置に適する。また、ウエルから一方の主端子を導出する
ため従来と同様にこの導出部のウエルの表面部分に同じ
導電形の高不純物濃度で拡散されたコンタクト層を作り
込むのがよい。
【００１４】上述の深い拡散部分および浅い拡散部分を
備えるウエルを用いる本発明による絶縁ゲート制御半導
体装置の製造方法では、半導体基体の表面側の一導電形
の半導体領域の表面の所定範囲の周縁部に、他導電形の
ウエルを絶縁ゲートが埋め込まれる溝より深く拡散し、
前記所定範囲の表面の前記溝の近傍に、該溝が形成され
る部分のウエルの深さより浅く拡散されるウエル領域の
ために他導電形の不純物を、前記深く拡散するウエル領
域を形成するときより低いドーズ量でイオン注入し、前
記溝が形成される領域の表面に他導電形の不純物をイオ
ン注入し、これらイオン注入した不純物を熱拡散させて
周縁部の深い拡散部分の内側に前記溝より浅く拡散され
る領域を含んだウエルを形成し、前記ウエルの表面から
下側の半導体領域に達するまで前記溝を掘り込み、この
溝内に絶縁ゲートを埋め込み、ウエルの表面の溝に接す
る部分に一導電形のソース層を浅く拡散する。なお、ウ
エルの表面部に前述のコンタクト層を設ける場合は、そ
の他方の導電形の不純物をソース層の一方の導電形の不
純物と同時に熱拡散させるのが工程上有利である。
備えるウエルを用いる本発明による絶縁ゲート制御半導
体装置の製造方法では、半導体基体の表面側の一導電形
の半導体領域の表面の所定範囲の周縁部に、他導電形の
ウエルを絶縁ゲートが埋め込まれる溝より深く拡散し、
前記所定範囲の表面の前記溝の近傍に、該溝が形成され
る部分のウエルの深さより浅く拡散されるウエル領域の
ために他導電形の不純物を、前記深く拡散するウエル領
域を形成するときより低いドーズ量でイオン注入し、前
記溝が形成される領域の表面に他導電形の不純物をイオ
ン注入し、これらイオン注入した不純物を熱拡散させて
周縁部の深い拡散部分の内側に前記溝より浅く拡散され
る領域を含んだウエルを形成し、前記ウエルの表面から
下側の半導体領域に達するまで前記溝を掘り込み、この
溝内に絶縁ゲートを埋め込み、ウエルの表面の溝に接す
る部分に一導電形のソース層を浅く拡散する。なお、ウ
エルの表面部に前述のコンタクト層を設ける場合は、そ
の他方の導電形の不純物をソース層の一方の導電形の不
純物と同時に熱拡散させるのが工程上有利である。
【００１５】
【作用】本発明はウエルの底面ないしは半導体領域との
pn接合面に凹凸を設けることにより半導体領域内のオフ
時の電位分布やオン時の電流分布を制御できる点に着目
して、絶縁ゲートを埋め込み形にした場合に前述のよう
に絶縁ゲート制御半導体装置の耐圧が低下したりオン電
圧が増加したりする逆効果が発生する従来からの問題点
の解決に成功したものである。
pn接合面に凹凸を設けることにより半導体領域内のオフ
時の電位分布やオン時の電流分布を制御できる点に着目
して、絶縁ゲートを埋め込み形にした場合に前述のよう
に絶縁ゲート制御半導体装置の耐圧が低下したりオン電
圧が増加したりする逆効果が発生する従来からの問題点
の解決に成功したものである。
【００１６】すなわち、前項の構成にいう深い拡散部分
をウエルの周縁部に形成することにより、絶縁ゲートの
下側の半導体領域内の等電位面をいわば周囲から下方に
押し下げてオフ時に空乏層を広がりやすくすることがで
き、これにより絶縁ゲートの直下の半導体領域内の電界
強度を緩和して、絶縁ゲート制御半導体装置の耐圧を従
来よりも向上させるものである。また、前項の構成にい
う浅い拡散部分を形成してその付近のウエルの部分に絶
縁ゲート用の溝を設けることにより、オン時に溝の側面
のチャネルから半導体領域に流入する電流に付随して前
述の J-FET効果により発生する空乏領域を浅い拡散部分
に対応するウエルの底面のいわば凹所の中にほぼ納めて
しまうことができ、これにより半導体領域内の電流流路
の広がり角度を従来より拡大して流路内の電流密度を低
下させ、その電圧降下である絶縁ゲート制御半導体装置
のオン電圧を減少させるものである。
をウエルの周縁部に形成することにより、絶縁ゲートの
下側の半導体領域内の等電位面をいわば周囲から下方に
押し下げてオフ時に空乏層を広がりやすくすることがで
き、これにより絶縁ゲートの直下の半導体領域内の電界
強度を緩和して、絶縁ゲート制御半導体装置の耐圧を従
来よりも向上させるものである。また、前項の構成にい
う浅い拡散部分を形成してその付近のウエルの部分に絶
縁ゲート用の溝を設けることにより、オン時に溝の側面
のチャネルから半導体領域に流入する電流に付随して前
述の J-FET効果により発生する空乏領域を浅い拡散部分
に対応するウエルの底面のいわば凹所の中にほぼ納めて
しまうことができ、これにより半導体領域内の電流流路
の広がり角度を従来より拡大して流路内の電流密度を低
下させ、その電圧降下である絶縁ゲート制御半導体装置
のオン電圧を減少させるものである。
【００１７】さらに、本発明の絶縁ゲート制御半導体装
置の製造方法は上述の深い拡散部分および浅い拡散部分
を具備するウエルの作り込みに適するもので、ウエルを
作り込むべき範囲の周縁部に深い拡散部分を所定深さに
まず拡散した後、この範囲の表面に浅い拡散部分用の不
純物を低いドーズ量で，周縁部の内側の表面の一部に不
純物を所定ドーズ量でそれぞれイオン注入した上でそれ
らを熱拡散させることにより、少ない工程数でウエルの
深い拡散部分と浅い拡散部分と絶縁ゲート用の部分をそ
れぞれ所望の深さに正確に作り込めるようにするもので
ある。
置の製造方法は上述の深い拡散部分および浅い拡散部分
を具備するウエルの作り込みに適するもので、ウエルを
作り込むべき範囲の周縁部に深い拡散部分を所定深さに
まず拡散した後、この範囲の表面に浅い拡散部分用の不
純物を低いドーズ量で，周縁部の内側の表面の一部に不
純物を所定ドーズ量でそれぞれイオン注入した上でそれ
らを熱拡散させることにより、少ない工程数でウエルの
深い拡散部分と浅い拡散部分と絶縁ゲート用の部分をそ
れぞれ所望の深さに正確に作り込めるようにするもので
ある。
【００１８】
【実施例】以下、図を参照しながら本発明の実施例を説
明する。図１は本発明による絶縁ゲート制御半導体装置
の一部拡大断面図、図２はそのオフ時の等電位面の分布
とオン時の電流流路の分布を図１の要部を拡大して示す
断面図、図３は耐圧特性を示す線図、図４はオン電圧特
性を示す線図、図５は図１の絶縁ゲート制御半導体装置
に対応する本発明の製造方法を主な工程ごとの状態で示
すウエハの要部拡大断面図である。なお、これら実施例
ではウエルが深い拡散部分と浅い拡散部分を備えるもの
とするが、これらの内の一方だけをウエルに設けること
でも本発明を実施できる。また、絶縁ゲート制御半導体
装置は電界効果トランジスタとするが本発明は絶縁ゲー
トバイポーラトランジスタや絶縁ゲートを備えかつ類似
構造をもつサイリスタ等の半導体装置にも適用できる。
明する。図１は本発明による絶縁ゲート制御半導体装置
の一部拡大断面図、図２はそのオフ時の等電位面の分布
とオン時の電流流路の分布を図１の要部を拡大して示す
断面図、図３は耐圧特性を示す線図、図４はオン電圧特
性を示す線図、図５は図１の絶縁ゲート制御半導体装置
に対応する本発明の製造方法を主な工程ごとの状態で示
すウエハの要部拡大断面図である。なお、これら実施例
ではウエルが深い拡散部分と浅い拡散部分を備えるもの
とするが、これらの内の一方だけをウエルに設けること
でも本発明を実施できる。また、絶縁ゲート制御半導体
装置は電界効果トランジスタとするが本発明は絶縁ゲー
トバイポーラトランジスタや絶縁ゲートを備えかつ類似
構造をもつサイリスタ等の半導体装置にも適用できる。
【００１９】図１には本発明の絶縁ゲート制御半導体装
置が図６の従来例と同じ要領でかつ同じ符号を付して示
されているので、以下では主に異なる点について説明す
る。従来構造と異なるのは半導体基体10のｎ形の半導体
領域12の表面から作り込んだｐ形のウエル20がその周縁
部に深い拡散部分21を備える点と、その内側の溝30に埋
め込まれた絶縁ゲート40の付近に浅い拡散部分22を備え
る点であって、溝30に接するｎ形のソース層50とウエル
20用のｐ形のコンタクト層23を設け，ウエル20とソース
層50から電極膜61を介してソース端子である一方の主端
子Ｓを導出し，半導体基体10の裏面側から電極膜62を介
しドレイン端子である他方の主端子Ｄを導出し，かつ絶
縁ゲート40から制御端子Ｇを導出する点はすべて図６の
従来例と同じである。フィールド酸化膜13の上にウエル
20と同電位に置かれるフィールドプレート63が配設され
ている点も同じである。
置が図６の従来例と同じ要領でかつ同じ符号を付して示
されているので、以下では主に異なる点について説明す
る。従来構造と異なるのは半導体基体10のｎ形の半導体
領域12の表面から作り込んだｐ形のウエル20がその周縁
部に深い拡散部分21を備える点と、その内側の溝30に埋
め込まれた絶縁ゲート40の付近に浅い拡散部分22を備え
る点であって、溝30に接するｎ形のソース層50とウエル
20用のｐ形のコンタクト層23を設け，ウエル20とソース
層50から電極膜61を介してソース端子である一方の主端
子Ｓを導出し，半導体基体10の裏面側から電極膜62を介
しドレイン端子である他方の主端子Ｄを導出し，かつ絶
縁ゲート40から制御端子Ｇを導出する点はすべて図６の
従来例と同じである。フィールド酸化膜13の上にウエル
20と同電位に置かれるフィールドプレート63が配設され
ている点も同じである。
【００２０】次に、本発明の特徴であるウエル20の深い
拡散部分21と浅い拡散部分22がもつ効果を従来の図７に
対応する図２を参照して説明する。図２(a) はオフの状
態で半導体領域12内に空乏層が広がる様子を等電位面EP
で示し、図７(a) と比べるとわかるように等電位面EPが
ウエル20の周縁部の深い拡散部分21により図ではその左
側である内側範囲内で全体的に図の下方に向け押し下げ
られ、このため従来の弱点部であった溝30の直下の半導
体領域12に空乏層が広がりやすくなる。半導体領域12の
不純物濃度が1014〜1016原子／cm3 のとき 2.5〜４ｘ10
5 Ｖ／cmの電界強度でアバランシェ破壊が発生するが、
本発明では溝30の直下のこの電界強度を深い拡散部分21
により緩和して耐圧を向上させることができる。なお、
この例のように浅い拡散部分22の付近に溝30を設けた場
合でも半導体領域12内の空乏層の広がりはあまりその影
響を受けない。
拡散部分21と浅い拡散部分22がもつ効果を従来の図７に
対応する図２を参照して説明する。図２(a) はオフの状
態で半導体領域12内に空乏層が広がる様子を等電位面EP
で示し、図７(a) と比べるとわかるように等電位面EPが
ウエル20の周縁部の深い拡散部分21により図ではその左
側である内側範囲内で全体的に図の下方に向け押し下げ
られ、このため従来の弱点部であった溝30の直下の半導
体領域12に空乏層が広がりやすくなる。半導体領域12の
不純物濃度が1014〜1016原子／cm3 のとき 2.5〜４ｘ10
5 Ｖ／cmの電界強度でアバランシェ破壊が発生するが、
本発明では溝30の直下のこの電界強度を深い拡散部分21
により緩和して耐圧を向上させることができる。なお、
この例のように浅い拡散部分22の付近に溝30を設けた場
合でも半導体領域12内の空乏層の広がりはあまりその影
響を受けない。
【００２１】図２(b) はオンの状態で溝30の側面のチャ
ネルChから半導体領域12に流入したこの例では電子電流
の流路CPを示す。これを図７(b) と比べるとわかるよう
に、浅い拡散部分22の付近に溝30が設けられるので前述
の J-FET効果により発生する空乏領域DZが浅い拡散部分
22に対応するウエル20の底面の凹所の中に図のようにほ
ぼ納まってしまい、従って半導体領域12内の電流流路CP
の広がり角度θが従来より拡大される。これにより、本
発明では流路CP内の電流密度を低下させてその電圧降下
を減少させ、絶縁ゲート制御半導体装置のオン電圧を減
少させることができる。なお、図から容易にわかるよう
に深い拡散部分21を設けた場合でもこのオン時の電流流
路CPの分布はほとんどその影響を受けない。
ネルChから半導体領域12に流入したこの例では電子電流
の流路CPを示す。これを図７(b) と比べるとわかるよう
に、浅い拡散部分22の付近に溝30が設けられるので前述
の J-FET効果により発生する空乏領域DZが浅い拡散部分
22に対応するウエル20の底面の凹所の中に図のようにほ
ぼ納まってしまい、従って半導体領域12内の電流流路CP
の広がり角度θが従来より拡大される。これにより、本
発明では流路CP内の電流密度を低下させてその電圧降下
を減少させ、絶縁ゲート制御半導体装置のオン電圧を減
少させることができる。なお、図から容易にわかるよう
に深い拡散部分21を設けた場合でもこのオン時の電流流
路CPの分布はほとんどその影響を受けない。
【００２２】ついで、図３と図４を参照して図１に示し
た構造をもつ絶縁ゲート制御半導体装置のそれぞれ耐圧
とオン電圧に関連する実験の結果を紹介する。図３は横
軸の溝30の深さｄに対する縦軸の耐圧BVないしはアバラ
ンシェ破壊電圧がもつ特性を示すもので、特性Ａが本発
明の場合であり、特性Ｂはその比較例としての図６の従
来構造の場合である。この実験では特性Ｂに対応する従
来構造ではウエル20の拡散深さを 4.5μｍとしたのに対
し、特性Ａに対応する本発明の図１に示す構造ではウエ
ル20内の深い拡散部分21の拡散深さを 4.5μｍ, 浅い拡
散部分22の拡散深さを２μｍ, その溝30の掘り込み部分
の拡散深さを 2.5μｍとそれぞれした。なお、半導体領
域12は厚みが50μｍで比抵抗が42Ωcmである。
た構造をもつ絶縁ゲート制御半導体装置のそれぞれ耐圧
とオン電圧に関連する実験の結果を紹介する。図３は横
軸の溝30の深さｄに対する縦軸の耐圧BVないしはアバラ
ンシェ破壊電圧がもつ特性を示すもので、特性Ａが本発
明の場合であり、特性Ｂはその比較例としての図６の従
来構造の場合である。この実験では特性Ｂに対応する従
来構造ではウエル20の拡散深さを 4.5μｍとしたのに対
し、特性Ａに対応する本発明の図１に示す構造ではウエ
ル20内の深い拡散部分21の拡散深さを 4.5μｍ, 浅い拡
散部分22の拡散深さを２μｍ, その溝30の掘り込み部分
の拡散深さを 2.5μｍとそれぞれした。なお、半導体領
域12は厚みが50μｍで比抵抗が42Ωcmである。
【００２３】従来構造の特性Ｂでは、溝30の深さｄがウ
エル20の拡散深さd1より小さい間は耐圧BVは700Vと一定
であるが、溝30の深さｄがウエル20の深さd1をごく僅か
でも越えると耐圧BVは550V以下に急速に低下する。これ
は従来構造では溝30の直下の半導体領域12に電界が集中
するためと考えられる。これに対し、本発明の場合の特
性Ａでは溝30の深さｄがその部分のウエル20の深さd2を
越えると耐圧BVはそれまでの700Vからは下がるが低下の
度合いは従来よりずっと少なくなり、深さｄが４μｍで
耐圧BVは約650Vあり、深さｄが６μｍでも600V程度の耐
圧が得られる。これは、ウエル20の周縁部の深い拡散部
分21により溝30の直下の半導体領域12に空乏層が広がり
やすくなって電界強度が緩和されるためと考えられる。
エル20の拡散深さd1より小さい間は耐圧BVは700Vと一定
であるが、溝30の深さｄがウエル20の深さd1をごく僅か
でも越えると耐圧BVは550V以下に急速に低下する。これ
は従来構造では溝30の直下の半導体領域12に電界が集中
するためと考えられる。これに対し、本発明の場合の特
性Ａでは溝30の深さｄがその部分のウエル20の深さd2を
越えると耐圧BVはそれまでの700Vからは下がるが低下の
度合いは従来よりずっと少なくなり、深さｄが４μｍで
耐圧BVは約650Vあり、深さｄが６μｍでも600V程度の耐
圧が得られる。これは、ウエル20の周縁部の深い拡散部
分21により溝30の直下の半導体領域12に空乏層が広がり
やすくなって電界強度が緩和されるためと考えられる。
【００２４】図４はウエル20を図３と同じ構造にした場
合の縦軸のオン電圧FVの横軸に示す溝30ないしは絶縁ゲ
ート40の配列ピッチｐに対する依存特性を示す。前と同
様に特性Ｂが従来構造の場合, 特性A1とA2が本発明によ
る図１の構造の場合であり、従来構造では溝30の深さを
６μｍとし、本発明構造では溝30の深さを特性A1では４
μｍ, 特性A2では３μｍとした。一定の電流定格に対し
溝30の配列ピッチｐを狭めるとオン電圧FVは図示のよう
に一般に低減されるが、従来構造の特性Ｂでは配列ピッ
チｐを15〜20μｍよりさらに狭めるとオン電圧FVは逆に
上昇して来る。これは、配列ピッチｐを狭め過ぎると図
７(b) の空乏領域DZの影響が強まり電流流路CPの広がり
角度θが小さくなるためと考えられる。これに対して、
本発明の場合の特性A1やA2はオン電圧FVが従来より低
く、かつ配列ピッチｐの縮小による逆効果もほとんど現
れない。これは、図２(b) の浅い拡散部分22が空乏領域
DZを閉じ込めるためと考えられる。また、溝30が浅い時
の特性A2の方がオン電圧FVが若干低くなり、これは溝30
のウエル20の底面からの突出深さが小さい方が前述のJ-
FET効果が軽微になるためと考えられる。
合の縦軸のオン電圧FVの横軸に示す溝30ないしは絶縁ゲ
ート40の配列ピッチｐに対する依存特性を示す。前と同
様に特性Ｂが従来構造の場合, 特性A1とA2が本発明によ
る図１の構造の場合であり、従来構造では溝30の深さを
６μｍとし、本発明構造では溝30の深さを特性A1では４
μｍ, 特性A2では３μｍとした。一定の電流定格に対し
溝30の配列ピッチｐを狭めるとオン電圧FVは図示のよう
に一般に低減されるが、従来構造の特性Ｂでは配列ピッ
チｐを15〜20μｍよりさらに狭めるとオン電圧FVは逆に
上昇して来る。これは、配列ピッチｐを狭め過ぎると図
７(b) の空乏領域DZの影響が強まり電流流路CPの広がり
角度θが小さくなるためと考えられる。これに対して、
本発明の場合の特性A1やA2はオン電圧FVが従来より低
く、かつ配列ピッチｐの縮小による逆効果もほとんど現
れない。これは、図２(b) の浅い拡散部分22が空乏領域
DZを閉じ込めるためと考えられる。また、溝30が浅い時
の特性A2の方がオン電圧FVが若干低くなり、これは溝30
のウエル20の底面からの突出深さが小さい方が前述のJ-
FET効果が軽微になるためと考えられる。
【００２５】以上説明した図３と図４の特性からもわか
るように、本発明の絶縁ゲート制御半導体装置では溝30
がウエル20の底面から突出する深さは３μｍ程度以下,
より望ましくは 0.5〜２μｍとするのが耐圧BVの向上お
よびオン電圧FVの低減に有利である。さらに、ウエル20
の溝30の掘り込み部分の深さよりも深い拡散部分21は50
％以上深く, 浅い拡散部分22は 0.5μｍ以上浅く, 望ま
しくは１μｍ以上浅くなるようにそれぞれ拡散するのが
有利である。
るように、本発明の絶縁ゲート制御半導体装置では溝30
がウエル20の底面から突出する深さは３μｍ程度以下,
より望ましくは 0.5〜２μｍとするのが耐圧BVの向上お
よびオン電圧FVの低減に有利である。さらに、ウエル20
の溝30の掘り込み部分の深さよりも深い拡散部分21は50
％以上深く, 浅い拡散部分22は 0.5μｍ以上浅く, 望ま
しくは１μｍ以上浅くなるようにそれぞれ拡散するのが
有利である。
【００２６】最後に、図５を参照して図１の構造に対応
する本発明の絶縁ゲート制御半導体装置の製造方法を説
明する。図は図１に対応する個所の断面図であるが、半
導体基体10ないしウエハとしてそのｎ形の半導体領域12
が示されている。この半導体領域12ないしエピタキシャ
ル層には例えば厚みが50μｍで比抵抗が40Ωcm程度のも
のが用いられる。最初の図５(a) はウエル20用の深い拡
散部分21の拡散工程である。図の右側のフィールド酸化
膜13は半導体領域12を熱酸化した１μｍ程度の膜厚の酸
化膜からフォトエッチングにより形成され、これにより
囲まれた左側の部分がウエル20を作り込む範囲である。
図５(a) の工程ではこの範囲の周縁部にｐ形不純物とし
てボロンを例えば50keV の加速電圧, ４ｘ1013原子／cm
2 程度のドーズ量でイオン注入した後に1150℃程度の高
温下の２〜３時間の熱拡散によりウエル用の深い拡散部
分21を所定の深さに作り込む。この熱拡散に際して半導
体領域12の表面は0.15〜0.3 μｍの酸化膜14で覆われ
る。
する本発明の絶縁ゲート制御半導体装置の製造方法を説
明する。図は図１に対応する個所の断面図であるが、半
導体基体10ないしウエハとしてそのｎ形の半導体領域12
が示されている。この半導体領域12ないしエピタキシャ
ル層には例えば厚みが50μｍで比抵抗が40Ωcm程度のも
のが用いられる。最初の図５(a) はウエル20用の深い拡
散部分21の拡散工程である。図の右側のフィールド酸化
膜13は半導体領域12を熱酸化した１μｍ程度の膜厚の酸
化膜からフォトエッチングにより形成され、これにより
囲まれた左側の部分がウエル20を作り込む範囲である。
図５(a) の工程ではこの範囲の周縁部にｐ形不純物とし
てボロンを例えば50keV の加速電圧, ４ｘ1013原子／cm
2 程度のドーズ量でイオン注入した後に1150℃程度の高
温下の２〜３時間の熱拡散によりウエル用の深い拡散部
分21を所定の深さに作り込む。この熱拡散に際して半導
体領域12の表面は0.15〜0.3 μｍの酸化膜14で覆われ
る。
【００２７】次の図５(b) はウエル用の浅い拡散部分22
用のｐ形の不純物22ａの導入工程であり、フィールド酸
化膜13をマスクとして半導体領域12のそれ以外の全面に
対しボロンを酸化膜14を通してその厚みに応じた35〜45
keVの加速電圧下で４ｘ1013原子／cm2 程度ないしそれ
を若干下回る低いドーズ量でイオン注入する。つづく図
５(c) はウエルの溝30を設ける部分用のｐ形不純物20ａ
の導入工程であるが、その前に低温酸化膜15をＣＶＤ法
等により例えば１μｍの膜厚に成膜してフォトエッチン
グによって窓を開口する。この低温酸化膜15は深い拡散
部分21の深さに狂いが出ないよう 400〜450 ℃の低温で
成膜する。不純物20ａとしてのボロンは低温酸化膜15を
マスクとして例えば80 keVの加速電圧下の２ｘ103 原子
／cm2 のドーズ量でイオン注入する。
用のｐ形の不純物22ａの導入工程であり、フィールド酸
化膜13をマスクとして半導体領域12のそれ以外の全面に
対しボロンを酸化膜14を通してその厚みに応じた35〜45
keVの加速電圧下で４ｘ1013原子／cm2 程度ないしそれ
を若干下回る低いドーズ量でイオン注入する。つづく図
５(c) はウエルの溝30を設ける部分用のｐ形不純物20ａ
の導入工程であるが、その前に低温酸化膜15をＣＶＤ法
等により例えば１μｍの膜厚に成膜してフォトエッチン
グによって窓を開口する。この低温酸化膜15は深い拡散
部分21の深さに狂いが出ないよう 400〜450 ℃の低温で
成膜する。不純物20ａとしてのボロンは低温酸化膜15を
マスクとして例えば80 keVの加速電圧下の２ｘ103 原子
／cm2 のドーズ量でイオン注入する。
【００２８】図５(d) はウエル20を作り込む熱拡散工程
であって、例えば1150℃の高温下の１〜２時間の熱処理
により上述の導入不純物22ａと20ａを同時熱拡散させて
深い拡散部分21と浅い拡散部分22を備えるウエル20とす
る。これによってウエル20の各部の深さは例えば深い拡
散部分21が 4.5μｍ, 浅い拡散部分22が２μｍ, 他の部
分が 2.5μｍとなる。以上のように本発明方法では深い
拡散部分21をまず作り込んだ上で不純物を２回に分けて
導入して同時熱拡散させることにより、少ない工程数で
ウエル20の各部分の深さを正確に制御することができ
る。
であって、例えば1150℃の高温下の１〜２時間の熱処理
により上述の導入不純物22ａと20ａを同時熱拡散させて
深い拡散部分21と浅い拡散部分22を備えるウエル20とす
る。これによってウエル20の各部の深さは例えば深い拡
散部分21が 4.5μｍ, 浅い拡散部分22が２μｍ, 他の部
分が 2.5μｍとなる。以上のように本発明方法では深い
拡散部分21をまず作り込んだ上で不純物を２回に分けて
導入して同時熱拡散させることにより、少ない工程数で
ウエル20の各部分の深さを正確に制御することができ
る。
【００２９】図５(e) は溝30の掘り込み工程であって、
図１(c) で形成した低温酸化膜15をマスクとするドライ
エッチング法, 望ましくはリアクティブイオンエッチン
グ法によって１〜２μ幅のトレンチ状の溝30をウエル20
を貫通してその下側の半導体領域12に達するように, 例
えば３〜４μｍの深さに掘り込んだ後、ふっ酸系等のエ
ッチング液を用いて低温酸化膜15を除去し、フィールド
酸化膜13のみを残した図の状態とする。次の図５(f) は
絶縁ゲート40の配設工程であり、まず全面酸化によりご
く薄いゲート酸化膜41を付けた後、ＣＶＤ法によりゲー
ト42用の多結晶シリコンを図では一点鎖線で示すよう全
面に成長させ、かつフォトエッチングを施すことにより
溝30内に絶縁ゲート40が埋め込まれた図示の状態とす
る。なお、溝30と絶縁ゲート40の実際の平面的なパター
ンは図示の断面以外の個所で相互に連結された櫛歯状と
するのがよい。
図１(c) で形成した低温酸化膜15をマスクとするドライ
エッチング法, 望ましくはリアクティブイオンエッチン
グ法によって１〜２μ幅のトレンチ状の溝30をウエル20
を貫通してその下側の半導体領域12に達するように, 例
えば３〜４μｍの深さに掘り込んだ後、ふっ酸系等のエ
ッチング液を用いて低温酸化膜15を除去し、フィールド
酸化膜13のみを残した図の状態とする。次の図５(f) は
絶縁ゲート40の配設工程であり、まず全面酸化によりご
く薄いゲート酸化膜41を付けた後、ＣＶＤ法によりゲー
ト42用の多結晶シリコンを図では一点鎖線で示すよう全
面に成長させ、かつフォトエッチングを施すことにより
溝30内に絶縁ゲート40が埋め込まれた図示の状態とす
る。なお、溝30と絶縁ゲート40の実際の平面的なパター
ンは図示の断面以外の個所で相互に連結された櫛歯状と
するのがよい。
【００３０】図５(g) はソース層50の拡散工程である
が、この実施例ではウエル20にｐ形のコンタクト層23を
設けるのでそれ用にボロンを溝30と接しないよう, かつ
ｎ形のソース層50用に例えば砒素を溝30と接するように
それぞれ高不純物濃度でイオン注入した上で、同時熱拡
散により浅いｎ形のソース層50とそれよりも深いｎ形の
コンタクト層23を作り込む。最後の図５(h) は電極膜の
配設工程であり、通例のアルミの電極膜61によってコン
タクト層23とソース層50の表面を短絡して図１の一方の
主端子Ｓとし、かつ同じアルミの膜からウエル20と接続
されたフィールドプレート63をフィールド酸化膜13の上
に形成する。なお、図１の絶縁ゲート40の制御端子Ｇは
その櫛歯状パターンの連結部から導出され、他方の端子
Ｄは半導体基体10の裏面側から導出される。
が、この実施例ではウエル20にｐ形のコンタクト層23を
設けるのでそれ用にボロンを溝30と接しないよう, かつ
ｎ形のソース層50用に例えば砒素を溝30と接するように
それぞれ高不純物濃度でイオン注入した上で、同時熱拡
散により浅いｎ形のソース層50とそれよりも深いｎ形の
コンタクト層23を作り込む。最後の図５(h) は電極膜の
配設工程であり、通例のアルミの電極膜61によってコン
タクト層23とソース層50の表面を短絡して図１の一方の
主端子Ｓとし、かつ同じアルミの膜からウエル20と接続
されたフィールドプレート63をフィールド酸化膜13の上
に形成する。なお、図１の絶縁ゲート40の制御端子Ｇは
その櫛歯状パターンの連結部から導出され、他方の端子
Ｄは半導体基体10の裏面側から導出される。
【００３１】以上の製造方法により底面に凹凸をもつウ
エル20の各部分を正確な拡散深さで作り込んで、絶縁ゲ
ート制御半導体装置に例えば600Vの耐圧の再現性よく安
定にもたせ、かつそのオン電圧も低減することができ
る。また、溝30の配列ピッチを10μｍ程度にないしそれ
以下に縮小してパターンを微細化することにより、電界
効果トランジスタでは高周波特性を従来より高め、絶縁
ゲートバイポーラトランジスタでは数mm角のチップ面積
に数百個の絶縁ゲート40を配列して数十Ａの電流容量を
もたせることができる。本発明の絶縁ゲート制御半導体
装置は制御端子に数〜15Ｖの制御電圧を与えて高速動作
させることができる。
エル20の各部分を正確な拡散深さで作り込んで、絶縁ゲ
ート制御半導体装置に例えば600Vの耐圧の再現性よく安
定にもたせ、かつそのオン電圧も低減することができ
る。また、溝30の配列ピッチを10μｍ程度にないしそれ
以下に縮小してパターンを微細化することにより、電界
効果トランジスタでは高周波特性を従来より高め、絶縁
ゲートバイポーラトランジスタでは数mm角のチップ面積
に数百個の絶縁ゲート40を配列して数十Ａの電流容量を
もたせることができる。本発明の絶縁ゲート制御半導体
装置は制御端子に数〜15Ｖの制御電圧を与えて高速動作
させることができる。
【００３２】なお、以上述べた実施例ではウエル20の深
い拡散部分21をその周縁部に設けるようにしたが、必要
に応じてウエル20の内側にも深い拡散部分21を形成して
その耐圧向上の効果を一層高めることができる。この場
合は深い拡散部分21で溝30や絶縁ゲート40を挟み込んだ
構造となり、絶縁ゲート制御半導体装置はこのいわば単
位構造を複合化した構造となる。実施例からわかるよう
に、ウエル20の内側に深い拡散部分21を作り込むに必要
な面積は溝30の前述の配列ピッチｐと同程度でよい。こ
のように、本発明は実施例に限定されることなく必要な
いし場合に応じ種々の態様で実施をすることができる。
い拡散部分21をその周縁部に設けるようにしたが、必要
に応じてウエル20の内側にも深い拡散部分21を形成して
その耐圧向上の効果を一層高めることができる。この場
合は深い拡散部分21で溝30や絶縁ゲート40を挟み込んだ
構造となり、絶縁ゲート制御半導体装置はこのいわば単
位構造を複合化した構造となる。実施例からわかるよう
に、ウエル20の内側に深い拡散部分21を作り込むに必要
な面積は溝30の前述の配列ピッチｐと同程度でよい。こ
のように、本発明は実施例に限定されることなく必要な
いし場合に応じ種々の態様で実施をすることができる。
【００３３】
【発明の効果】以上説明したとおり本発明の絶縁ゲート
制御半導体装置では、ウエルを半導体領域の表面から周
縁部に内側部分よりも深い拡散部分を形成するよう, あ
るいは一部に浅い拡散部分を形成するように拡散し、ウ
エルの表面から溝をその下側の半導体領域に達するよう
に掘り込んでその中に絶縁ゲートを埋め込み、ウエルの
表面からソース層を溝に接するよう拡散する構成とする
ことにより、次の効果を挙げることができる。
制御半導体装置では、ウエルを半導体領域の表面から周
縁部に内側部分よりも深い拡散部分を形成するよう, あ
るいは一部に浅い拡散部分を形成するように拡散し、ウ
エルの表面から溝をその下側の半導体領域に達するよう
に掘り込んでその中に絶縁ゲートを埋め込み、ウエルの
表面からソース層を溝に接するよう拡散する構成とする
ことにより、次の効果を挙げることができる。
【００３４】(a) ウエルの周縁部に深い拡散部分を形成
してそれよりも浅い内側部分に溝を掘り込んで絶縁ゲー
トを埋め込むことにより、オフ時に溝の下の半導体領域
内に空乏層を広がりやすくして溝の直下の電界強度を緩
和し、絶縁ゲート制御半導体装置の耐圧を向上させるこ
とができる。 (b) ウエルに浅い拡散部分を形成してその付近に溝に埋
め込んだ絶縁ゲートを配設することにより、オン時に溝
の側面のチャネルから半導体領域に電流が流入する点付
近に発生する空乏領域を浅い拡散部分に対応するウエル
の底面の凹所に閉じ込めて半導体領域内の電流流路の広
がり角を増加させ、流路内の電流密度を減少させて絶縁
ゲート制御半導体装置のオン電圧を低減できる。
してそれよりも浅い内側部分に溝を掘り込んで絶縁ゲー
トを埋め込むことにより、オフ時に溝の下の半導体領域
内に空乏層を広がりやすくして溝の直下の電界強度を緩
和し、絶縁ゲート制御半導体装置の耐圧を向上させるこ
とができる。 (b) ウエルに浅い拡散部分を形成してその付近に溝に埋
め込んだ絶縁ゲートを配設することにより、オン時に溝
の側面のチャネルから半導体領域に電流が流入する点付
近に発生する空乏領域を浅い拡散部分に対応するウエル
の底面の凹所に閉じ込めて半導体領域内の電流流路の広
がり角を増加させ、流路内の電流密度を減少させて絶縁
ゲート制御半導体装置のオン電圧を低減できる。
【００３５】(c) 上述のような深い拡散部分がもつ耐圧
の向上効果と，浅い拡散部分がもつオン電圧の低減効果
は実施例で説明したように相互に干渉しないしは互いに
減殺されることがないので、ウエルに深い拡散部分と浅
い拡散部分の双方を形成することにより、絶縁ゲート制
御半導体装置の耐圧の向上とオン電圧の低減を同時に達
成することができる。
の向上効果と，浅い拡散部分がもつオン電圧の低減効果
は実施例で説明したように相互に干渉しないしは互いに
減殺されることがないので、ウエルに深い拡散部分と浅
い拡散部分の双方を形成することにより、絶縁ゲート制
御半導体装置の耐圧の向上とオン電圧の低減を同時に達
成することができる。
【００３６】(d) 溝ないしは絶縁ゲートを配列するピッ
チを縮小することにより電流容量を増加させるだけでな
くオン電圧も低減できるので、絶縁ゲート制御半導体装
置の微細パターン化を一層進めてその高周波特性を高め
かつオン時の電流特性を向上させることができる。 また、本発明による絶縁ゲート制御半導体装置の製造方
法では、ウエルを作り込むべき範囲の周縁部に深い拡散
部分を所定深さにまず拡散した後、この範囲の表面に浅
い拡散部分用の不純物を低いドーズ量で，周縁部の内側
の表面の一部に不純物を所定ドーズ量でそれぞれイオン
注入した上でそれらを同時熱拡散させることにより、深
い拡散部分と浅い拡散部分と絶縁ゲート用部分を備える
ウエルを少ない工程数でかつこれら各部分の深さをそれ
ぞれ所望値に正確に管理しながら作り込むことができ
る。
チを縮小することにより電流容量を増加させるだけでな
くオン電圧も低減できるので、絶縁ゲート制御半導体装
置の微細パターン化を一層進めてその高周波特性を高め
かつオン時の電流特性を向上させることができる。 また、本発明による絶縁ゲート制御半導体装置の製造方
法では、ウエルを作り込むべき範囲の周縁部に深い拡散
部分を所定深さにまず拡散した後、この範囲の表面に浅
い拡散部分用の不純物を低いドーズ量で，周縁部の内側
の表面の一部に不純物を所定ドーズ量でそれぞれイオン
注入した上でそれらを同時熱拡散させることにより、深
い拡散部分と浅い拡散部分と絶縁ゲート用部分を備える
ウエルを少ない工程数でかつこれら各部分の深さをそれ
ぞれ所望値に正確に管理しながら作り込むことができ
る。
【図１】本発明による絶縁ゲート制御半導体装置の一部
拡大断面図である。
拡大断面図である。
【図２】図１の絶縁ゲート制御半導体装置のオフ時とオ
ン時の状態を示し、同図(a) はオフ時の等電位面の分布
を，同図(b) はオン時の電流流路の分布をそれぞれ示す
図１の要部拡大断面図である。
ン時の状態を示し、同図(a) はオフ時の等電位面の分布
を，同図(b) はオン時の電流流路の分布をそれぞれ示す
図１の要部拡大断面図である。
【図３】図１の絶縁ゲート制御半導体装置の耐圧特性を
示す特性線図である。
示す特性線図である。
【図４】図１の絶縁ゲート制御半導体装置のオン電圧特
性を示す特性線図である。
性を示す特性線図である。
【図５】図１の絶縁ゲート制御半導体装置に対する本発
明の製造方法を主な工程ごとの状態で示し、同図(a) は
深い拡散部分の拡散工程，同図(b) は浅い拡散部分用の
不純物の導入工程，同図(c) はウエル用の不純物の導入
工程，同図(d) は熱拡散工程，同図(e) は溝掘り込み工
程，同図(f) は絶縁ゲート配設工程，同図(g) はソース
層拡散工程，同図(h) は電極膜の配設工程の状態をそれ
ぞれ示すウエハの要部拡大断面図である。
明の製造方法を主な工程ごとの状態で示し、同図(a) は
深い拡散部分の拡散工程，同図(b) は浅い拡散部分用の
不純物の導入工程，同図(c) はウエル用の不純物の導入
工程，同図(d) は熱拡散工程，同図(e) は溝掘り込み工
程，同図(f) は絶縁ゲート配設工程，同図(g) はソース
層拡散工程，同図(h) は電極膜の配設工程の状態をそれ
ぞれ示すウエハの要部拡大断面図である。
【図６】従来の絶縁ゲート制御半導体装置の一部拡大断
面図である。
面図である。
【図７】図６の絶縁ゲート制御半導体装置のオフ時とオ
ン時の状態を示し、同図(a) はオフ時の等電位面の分布
を，同図(b) はオン時の電流流路の分布をそれぞれ示す
図６の要部拡大断面図である。
ン時の状態を示し、同図(a) はオフ時の等電位面の分布
を，同図(b) はオン時の電流流路の分布をそれぞれ示す
図６の要部拡大断面図である。
10 半導体基体ないしはウエハ 12 半導体領域ないしはエピタキシャル層 20 ウエル 21 ウエルの深い拡散部分 22 ウエルの浅い拡散部分 30 溝 40 絶縁ゲート 50 ソース層 Ａ 本発明の絶縁ゲート制御半導体装置の耐圧特性 A1 本発明の絶縁ゲート制御半導体装置のオン電圧
特性 A2 本発明の絶縁ゲート制御半導体装置のオン電圧
特性 Ｂ 従来の絶縁ゲート制御半導体装置の耐圧とオン
電圧特性 BV 絶縁ゲート制御半導体装置の耐圧 CP オン時の電流流路 Ｄ 他方の主端子ないしはドレイン端子 ｄ 溝の深さ DZ 空乏領域 EP オフ時の等電位面 FV 絶縁ゲート制御半導体装置のオン電圧 Ｇ 制御端子 ｐ 溝の配列ピッチ Ｓ 一方の主端子ないしはソース端子
特性 A2 本発明の絶縁ゲート制御半導体装置のオン電圧
特性 Ｂ 従来の絶縁ゲート制御半導体装置の耐圧とオン
電圧特性 BV 絶縁ゲート制御半導体装置の耐圧 CP オン時の電流流路 Ｄ 他方の主端子ないしはドレイン端子 ｄ 溝の深さ DZ 空乏領域 EP オフ時の等電位面 FV 絶縁ゲート制御半導体装置のオン電圧 Ｇ 制御端子 ｐ 溝の配列ピッチ Ｓ 一方の主端子ないしはソース端子
Claims (3)
- 【請求項１】半導体基体の表面側に形成された一導電形
の半導体領域と、該半導体領域の所定範囲に形成された
他導電形のウエルと、前記ウエルの表面から前記半導体
領域に達するまで掘り込まれた溝と、該溝内に埋め込ま
れた絶縁ゲートと、前記ウエルの表面から前記溝に接し
て拡散された一導電形のソース層と、前記ウエルの表面
および前記ソース層から導出された第１主端子と、前記
半導体基体の裏面側から導出した第２主端子と、前記絶
縁ゲートから導出された制御端子とを備えた絶縁ゲート
制御半導体装置において、 前記ウエルの前記溝の近傍に、前記溝が形成される部分
のウエルの深さより浅く拡散された浅拡散部分を有する
ことを特徴とする絶縁ゲート制御半導体装置。 - 【請求項２】請求項１に記載の絶縁ゲート制御半導体装
置において、 前記ウエルの周縁部に、前記溝より深く拡散された深拡
散部分を有することを特徴とする絶縁ゲート制御半導体
装置。 - 【請求項３】半導体基体の表面側の一導電形の半導体領
域の表面の所定範囲の周縁部に、他導電形のウエルを絶
縁ゲートが埋め込まれる溝より深く拡散する工程と、前
記所定範囲の表面の前記溝の近傍に、該溝が形成される
部分のウエルの深さより浅く拡散されるウエル領域のた
めに他導電形の不純物を、前記深く拡散するウエル領域
を形成するときより低いドーズ量でイオン注入する工程
と、前記溝が形成される領域の表面に他導電形の不純物
をイオン注入する工程と、これらイオン注入した不純物
を熱拡散させて周縁部の深い拡散部分の内側に前記溝よ
り浅く拡散される領域を含んだウエルを形成する工程
と、前記ウエルの表面から下側の半導体領域に達するま
で前記溝を掘り込む工程と、この溝内に絶縁ゲートを埋
め込む工程と、ウエルの表面の溝に接する部分に一導電
形のソース層を浅く拡散する工程とを含み、かつウエル
およびソース層から第１主端子を, 半導体基体の裏面側
から第２主端子を, 絶縁ゲートから制御端子をそれぞれ
導出するようにしたことを特徴とする絶縁ゲート制御半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20979393A JP3170966B2 (ja) | 1993-08-25 | 1993-08-25 | 絶縁ゲート制御半導体装置とその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20979393A JP3170966B2 (ja) | 1993-08-25 | 1993-08-25 | 絶縁ゲート制御半導体装置とその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0766395A JPH0766395A (ja) | 1995-03-10 |
| JP3170966B2 true JP3170966B2 (ja) | 2001-05-28 |
Family
ID=16578688
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20979393A Expired - Lifetime JP3170966B2 (ja) | 1993-08-25 | 1993-08-25 | 絶縁ゲート制御半導体装置とその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3170966B2 (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6096608A (en) * | 1997-06-30 | 2000-08-01 | Siliconix Incorporated | Bidirectional trench gated power mosfet with submerged body bus extending underneath gate trench |
| KR100510096B1 (ko) * | 1997-10-31 | 2006-02-28 | 실리코닉스 인코퍼레이티드 | 트렌치-게이트형 파워 mosfet |
| US6548860B1 (en) * | 2000-02-29 | 2003-04-15 | General Semiconductor, Inc. | DMOS transistor structure having improved performance |
| JP4865194B2 (ja) * | 2004-03-29 | 2012-02-01 | ルネサスエレクトロニクス株式会社 | 超接合半導体素子 |
| JP5676923B2 (ja) * | 2010-06-02 | 2015-02-25 | 三菱電機株式会社 | 半導体装置の製造方法および半導体装置 |
| KR101388706B1 (ko) * | 2012-08-30 | 2014-04-24 | 삼성전기주식회사 | 전력 반도체 소자 및 그 제조방법 |
| WO2014128953A1 (ja) * | 2013-02-25 | 2014-08-28 | 株式会社 日立製作所 | 半導体装置および半導体回路の駆動装置並びに電力変換装置 |
| JP6229511B2 (ja) * | 2014-01-27 | 2017-11-15 | トヨタ自動車株式会社 | 半導体装置 |
| CN112071905B (zh) * | 2020-09-07 | 2021-05-25 | 上海陆芯电子科技有限公司 | 半导体器件的终端结构和绝缘栅双极型晶体管 |
-
1993
- 1993-08-25 JP JP20979393A patent/JP3170966B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0766395A (ja) | 1995-03-10 |
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