CN1667820A - 半导体器件和半导体组件 - Google Patents

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Abstract

本发明提供了一种半导体器件，包括：半导体芯片，包括半导体衬底和在其上形成的多层互连结构，该多层互连结构包括相对介电常数小于SiO2膜的层间绝缘膜；密封树脂层，覆盖多层互连结构侧的半导体芯片的第一主表面，并覆盖半导体芯片的侧面；以及应力松弛树脂层，插在半导体芯片和密封树脂层之间，覆盖多层互连结构侧的半导体芯片的至少部分边缘，以及杨氏模量小于密封树脂层。

Description

半导体器件和半导体组件
相关申请的交叉引用
本申请基于并要求2004年3月3日提交的在先日本专利申请No.2004-066113的优先权，在此引入其整个内容作为参考。
技术领域
本发明涉及半导体器件，更具体地说，涉及具有其中半导体芯片被密封树脂层覆盖的结构的半导体器件。
背景技术
半导体器件如大规模集成电路(LSI)需要具有高的速度。为了满足这个需求，近来正在试图使用低电阻率材料如引线并降低层间绝缘膜的相对介电常数。更具体地说，引线的材料从Al变到Cu。同样，对于层间绝缘膜，正在考虑使用所谓的“低k膜”，如掺氟SiO2膜或包含有机成分的SiO2膜，其具有比致密和纯SiO2膜小的相对介电常数。注意，在本说明书中和权利要求书的范围中使用的“相对介电常数小于SiO2膜的层间绝缘膜”表示“低k膜”。
可以通过使层间绝缘膜的密度低于材料的本征密度或通过消除材料中的电介质极化，来降低层间绝缘膜的相对介电常数。
例如，通常通过使材料多孔来获得低密度绝缘膜。这样获得的绝缘膜的相对介电常数小于在绝缘膜中形成孔的材料的本征相对介电常数。不幸的是，这些多孔绝缘膜通常具有低的机械强度。
另外，电介质极化已消除的绝缘膜对其它绝缘膜具有低的粘附性。即，在其中层叠包括具有低相对介电常数的层间绝缘膜的多个层间绝缘膜的结构中，在绝缘膜之间的界面处容易产生剥离。
层间绝缘膜的低机械强度和低粘附性产生了问题，如在进行加热的步骤中的膜剥离。例如封装包括多层互连结构的半导体芯片，在印刷电路板上安装所得的半导体封装，以及温度循环测试(TCT)。这是因为在这些加热步骤中，由于在半导体衬底和密封树脂层之间的线性膨胀系数的区别产生的热应力施加到多层互连结构而损坏或剥离了层间绝缘膜。
日本专利申请公开No.9-246464描述了一种半导体封装，其中通过倒装芯片接合经由绝缘树脂将半导体芯片安装在布线衬底上，以及用密封树脂密封所获得的结构。在该半导体封装中，绝缘树脂覆盖半导体芯片的侧面。日本专利申请公开No.9-246464也描述了将杨氏模量小于密封树脂的树脂用作绝缘树脂。在日本专利申请公开No.9-246464中描述的发明能够通过使用这种结构，防止在半导体芯片和布线衬底之间由于例如密封树脂的热应力而产生连接部分的损坏。
发明内容
根据本发明的第一方面，提供了一种半导体器件，包括：半导体芯片，包括半导体衬底和在其上形成的多层互连结构，该多层互连结构包括相对介电常数小于SiO2膜的层间绝缘膜；密封树脂层，覆盖多层互连结构侧的半导体芯片的第一主表面，并覆盖半导体芯片的侧面；以及应力松弛树脂层，插在半导体芯片和密封树脂层之间，覆盖多层互连结构侧的半导体芯片的至少部分边缘，以及杨氏模量小于密封树脂层。
根据本发明的第二方面，提供了一种半导体组件，包括：布线衬底；半导体芯片，包括半导体衬底和在其上形成的多层互连结构，并设置成半导体衬底插在多层互连结构和布线衬底之间，该多层互连结构包括相对介电常数小于SiO2膜的层间绝缘膜；安装材料，插在半导体芯片和布线衬底之间，并将半导体芯片固定在布线衬底上；密封树脂层，覆盖多层互连结构侧的半导体芯片的第一主表面，并覆盖半导体芯片的侧面；以及应力松弛树脂层，插在半导体芯片和密封树脂层之间，覆盖多层互连结构侧的半导体芯片的至少部分边缘，以及杨氏模量小于密封树脂层。
附图说明
图1示意性地示出了根据本发明的第一实施例的半导体器件的截面图；
图2示意性地示出了可用在图1所示半导体器件中的半导体芯片的实例的截面图；
图3至图8示意性地示出了根据本发明第一实施例的半导体器件的制造方法的实例的截面图；
图9示意性地示出了根据本发明的第二实施例的半导体器件的截面图；
图10示意性地示出了根据本发明的第三实施例的半导体器件的截面图；
图11示意性地示出了根据本发明的第四实施例的半导体器件的截面图；
图12示意性地示出了用在m-ELT中的样品的截面图；以及
图13示出了m-ELT结果的图。
具体实施方式
下面将参考附图描述本发明的实施例。在附图中，相同的标号代表具有相同或相似功能的部件，它们的重复描述将被省略。
图1示意性地示出了根据本发明的第一实施例的半导体器件的截面图。图2示意性地示出了可用在图1所示半导体器件中的半导体芯片的实例的截面图。
图1所示的半导体器件1是称作增强球栅阵列(EBGA)的半导体封装。半导体封装1包括半导体芯片2、布线衬底3、安装材料4、应力松弛树脂层5、接合引线6、树脂密封层7和金属凸起8。
半导体芯片2包括半导体衬底21如硅衬底。在半导体衬底21的一个主表面上形成多种元件如晶体管。
在半导体衬底21的该主表面上形成多层互连结构22。多层互连结构22包括多个层间绝缘膜221和多个布线层222。层间绝缘膜221和布线层222交替层叠在半导体衬底21的上述主表面上。在层间绝缘膜221的通孔中掩埋的插塞连接在彼此相邻的布线层222中包括的引线，并同样连接在最下层布线层222中包括的引线以及在半导体衬底21的主表面上形成的各种元件。
层间绝缘膜221的至少一层和通常所有层间绝缘膜221是低k膜。低k膜是相对介电常数小于致密和纯SiO2膜的绝缘膜。例如，低k膜具有小于2.8的相对介电常数。可用作层间绝缘膜221的低k膜的例子是具有硅氧烷结构如聚硅氧烷、氢硅倍半氧烷、聚甲基硅氧烷和甲基硅倍半氧烷的膜，主要包含有机树脂如聚亚芳基醚、聚苯并噁唑和聚苯并环丁烯的膜，以及多孔膜如多孔二氧化硅膜、多孔甲基硅倍半氧烷膜(多孔MSQ膜)、多孔聚亚芳基醚膜(多孔PAE膜)和多孔氢硅倍半氧烷膜(多孔HSQ膜)。布线层222的材料的例子是Cu。
注意在图2所示的半导体芯片2中，多层互连结构22是通过双镶嵌形成的。即，在每个层间绝缘膜221中形成凹陷如通孔和沟槽并用布线层222填充，由此形成插塞和引线。同样，在图2所示的半导体芯片2中，阻挡层223插在层间绝缘膜221和布线层222之间，以及由例如SiCN构成的帽层224插在彼此相邻的层间绝缘膜221之间。
在多层互连结构22上形成包含树脂的缓冲涂层23。缓冲涂层23覆盖多层互连结构22的主表面。在与用作最上布线层222的焊盘的部分相对应的位置在缓冲涂层23中形成通孔。缓冲涂层23的杨氏模量小于密封树脂层7的杨氏模量。缓冲涂层23在室温下的杨氏模量能达到例如2Gpa或更小，以及1Gpa或更小。作为缓冲涂层23的材料，可以使用有机聚合物如聚酰亚胺树脂、弹性体、降冰片烯基树脂、硅氧烷基树脂、酚醛基树脂或环氧基树脂。缓冲涂层23的厚度可以是例如大约2.5至3μm。
布线衬底3被称作插件，包括载体(support)31、绝缘层32、用作引线和焊盘的导体图形33和连接导体34。绝缘层32和导体图形33交替层叠在载体31上，由此形成多层互连结构。通孔形成在绝缘层32中并被连接导体34填充。彼此相邻的导体图形33通过连接导体34连接。
关于载体31的材料，可以使用例如具有高热传导率的材料如金属材料。聚酰亚胺层等可以用作绝缘层32，以及铜等可以用作导体图形33的材料。同样，铜、焊料等可以用作连接导体34的材料。
在绝缘层32和导体图形33的基本上中心的部分中，形成尺寸大于半导体芯片2且通常为矩形形状的开口。半导体芯片2的与多层互连结构22侧的它的主表面相反的主表面，面对载体31，以及半导体芯片2通过安装材料4固定在暴露于开口处的载体31的表面上。
在这个实施例中，将包括多层互连结构的布线衬底3作为例子进行说明。然而，布线衬底3不需要始终包括多层互连结构。即，也可以使用其中在载体31上依次层叠一层绝缘层32和一层导电图形33的结构。
载体31可以由树脂、硅等构成。在这种情况下，可以形成延伸通过载体31的导体插塞和将要用作在载体31的背面上的焊盘的导体图形。
安装材料4插在半导体芯片2和布线衬底3之间，并覆盖在布线衬底3侧的半导体芯片的部分侧面。可以通过使用包含树脂如环氧树脂的芯片接合浆料、固化剂如胺基固化剂和填料如氧化铝，来形成安装材料4。
应力松弛树脂层5覆盖多层互连结构22侧的半导体芯片2的至少部分边缘。作为例子，应力松弛树脂层5覆盖多层互连结构22侧的半导体芯片2的所有边缘。即，应力松弛树脂层5覆盖多层互连结构22侧的半导体芯片2的主表面的***，并同样覆盖多层互连结构22侧的半导体芯片2的部分侧面。覆盖半导体芯片2的侧面的应力松弛树脂层5的那些部分延伸越过多层互连结构22和半导体衬底21之间的边界。同样，覆盖半导体芯片2侧面的应力松弛树脂层5的那些部分与覆盖半导体芯片2侧面的安装材料4的那些部分接触。
应力松弛树脂层5的杨氏模量小于密封树脂层7的杨氏模量。应力松弛树脂层5在室温下的杨氏模量是例如2Gpa或更小，以及通常是1Gpa或更小。作为应力松弛树脂层5的材料，可以使用有机聚合物如聚酰亚胺树脂、弹性体、降冰片烯基树脂、硅氧烷基树脂、酚醛基树脂或环氧基树脂。应力松弛树脂层5和缓冲涂层23的材料可以相同或者不同。
接合引线6连接半导体芯片2的焊盘和布线衬底3的焊盘。接合引线6的材料可以使用金等。
密封树脂层7覆盖多层互连结构22侧的半导体芯片2的主表面，覆盖半导体芯片2的侧面，并掩埋接合引线6。可以通过使用例如包含树脂如环氧树脂的芯片涂覆浆料、固化剂如胺基或酸酐基固化剂和填料如氧化铝、以及如果需要添加剂如耦合剂，来形成密封树脂层7。注意，密封树脂层7的线性膨胀系数通常比半导体衬底21的大一个或多个数量级。
金属凸起8设置在最上面的导体图形33上。金属凸起8用于将半导体封装1连接到印刷电路板(未示出)。焊料球等可以用于金属凸起8。
由密封树脂层7的应力引起的剥离主要从多层互连结构22侧的半导体芯片2的边缘发生。为了防止这种剥离，因此防止密封树脂层7的应力作用于这些边缘是很重要的。
在如上所述的这个实施例中，用应力松弛树脂层5覆盖多层互连结构侧的半导体芯片2的边缘。同样，在这个实施例中，应力松弛树脂层5具有比密封树脂层7小的杨氏模量。这使得可以防止密封树脂层7的应力作用于多层互连结构22侧的半导体芯片2的边缘。因此，这个实施例可以防止由密封树脂层7的应力引起的膜剥离。
注意，由密封树脂层7的应力引起的膜剥离主要从半导体芯片2的四个角发生。因此，当只有多层互连结构22侧的半导体芯片2的部分边缘将要用应力松弛树脂层5覆盖时，可以形成应力松弛树脂层5以覆盖多层互连结构22侧的半导体芯片2的四个角。
可以通过例如以下步骤制造上述半导体封装1。
图3至图8示意性地示出了根据本发明的第一实施例的半导体器件的制造方法的实例的截面图。
在该方法中，如图3中所示，首先在其上形成有多层互连结构22的半导体晶片W的那个表面上形成缓冲涂层23。在与每个半导体芯片2的焊盘相对应的位置处在缓冲涂层23中形成通孔。可以利用例如光刻形成缓冲涂层23。
然后，切割半导体晶片W。因此，如图4所示，得到每个都具有缓冲涂层23的多个半导体芯片2。
在形成于布线衬底3的绝缘层32和导体图形33中的开口的位置处在载体31的表面上散布(dispense)芯片接合浆料等。随后，在芯片接合浆料上设置半导体芯片2，以使半导体芯片2的与多层互连结构22侧的它的主表面相反的背面，面对载体31。然后热固化芯片接合浆料以获得图5所示的结构。
此后，如图6所示，形成覆盖在多层互连结构22侧的半导体芯片2的边缘的应力松弛树脂层5。可以通过丝网印刷利用树脂浆料涂覆与应力松弛树脂5相对应的部分，然后热固化所得的涂覆膜，来形成应力松弛树脂层5。可选地，可以通过散布利用树脂浆料与应力松弛树脂5相对应的部分，然后热固化所得的涂覆膜，来形成应力松弛树脂层5。
如图7所示，通过接合引线6连接半导体芯片的焊盘和布线衬底3的焊盘。
此后，在布线衬底3上散布芯片涂覆浆料等，以覆盖半导体芯片2的上表面和侧面，并掩埋接合引线6。通过热固化所得的涂覆膜来获得图8所示的密封树脂层7。
此外，在最上面的导体图形33上设置金属凸起8。在这种情况下，获得了如图1所示的半导体封装1。
下面将描述本发明的第二实施例。
图9示意性地示出了根据本发明的第二实施例的半导体器件的截面图。除了应力松弛树脂层5覆盖多层互连结构22侧的半导体芯片的边缘和覆盖多层互连结构22侧的半导体芯片2的主表面的中心部分之外，半导体器件1具有与根据第一实施例的半导体封装1相同的结构。当使用这个结构时，可以获得与第一实施例所述相同的效果。
同样，在图9所示的半导体封装1中，应力松弛树脂层5覆盖多层互连结构22侧的半导体芯片2的主表面的中心部分。当使用这个结构时，需要更多量的材料来形成应力松弛树脂层5。然而，当与第一实施例的半导体封装1比较时，这个结构增加了阻止密封树脂层7的应力作用于多层互连结构22侧的半导体芯片2的主表面的中心部分上的效果。
下面将描述本发明的第三实施例。
图10示意性地示出了根据本发明的第三实施例的半导体器件的截面图。除了省略缓冲涂层23之外，半导体器件1具有与根据第一实施例的半导体封装1相同的结构。当使用这个结构时，可以获得与第一实施例所述几乎相同的效果。
由于从如图10所示的半导体封装1中省略了缓冲涂层23，比第一实施例的半导体封装1中的应力大的应力作用在多层互连结构22侧的半导体芯片2的主表面的中心部分上。然而，图10所示的半导体封装1在减少制造成本上比第一实施例的半导体封装1更有利。
下面将描述本发明的第四实施例。
图11示意性地示出了根据本发明的第四实施例的半导体器件的截面图。除了省略缓冲涂层23之外，半导体器件1具有与根据第二实施例的半导体封装1相同的结构。当使用这个结构时，可以获得与第二实施例所述几乎相同的效果。
由于从如图11所示的半导体封装1中省略了缓冲涂层23，比第二实施例的半导体封装1中的应力大的应力作用在多层互连结构22侧的半导体芯片2的主表面的中心部分上。然而，图11所示的半导体封装1在减少制造成本上比第二实施例的半导体封装1更有利。
在上述的每个实施例中，本发明应用于EBGA。然而，本发明也可以用作除了EBGA的BGA。例子是塑料球栅阵列(PBGA)、塑料精细线距球栅阵列(PFBGA)、载带球栅阵列(TBGA)和倒装芯片球栅阵列(FCBGA)。当通过倒装芯片接合将半导体芯片2将要接合到布线衬底3上时，在倒装芯片接合之前通常用应力松弛树脂层5覆盖多层互连结构侧的半导体芯片2的边缘。
另外，虽然本发明应用于上述每个实施例中的BGA上，除了BGA，本发明也可以应用于半导体封装，如四边平面封装(QFP)和芯片级封装(CSP)。
此外，在上述每个实施例中，布线衬底3用作插件。然而，布线衬底3也可以是印刷电路板。即，半导体芯片2可以通过板上芯片安装(COB)安装在印刷电路板上。换句话说，本发明也可以用于半导体组件如半导体模块。
下面将描述本发明的实例。
首先，对图1所示的半导体封装进行TCT。
在该TCT中，缓冲涂层23和应力松弛层5使用相同的材料。缓冲涂层23的厚度是5μm，而应力松弛树脂层5的厚度是10μm。硅衬底用作半导体衬底21。包含Si、O、C和H并具有约2.2的相对介电常数的低介电常数氧化膜用作层间绝缘膜221。同样，通过使用含有环氧树脂作为其主要成分的芯片涂覆浆料，来形成厚度为约150μm的密封树脂层7。密封树脂层7在室温下的杨氏模量是10Gpa或更大。
进行TCT从而温度从-55℃到+125℃是一个循环且循环数量是500。为了比较，对具有除了不形成应力松弛树脂层5之外与上述相同的结构的半导体封装1，在与上述相同的条件下，进行TCT。下表1中示出了结果。
                           表1
    应力松弛树脂层     缓冲涂层     剥离率
    材料/在室温下的杨氏模量
  实例1     聚酰亚胺树脂/3.0Gpa     0％(0/4)
  实例2     弹性体/1.0Gpa     0％(0/4)
  实例3     降冰片烯基树脂/0.3Gpa     0％(0/4)
比较实例 - 聚酰亚胺树脂/3.0Gpa 100％(4/4)
如表1所示，当没有形成应力松弛树脂层时，膜剥离发生在所有的样品中。更具体地说，在没有应力松弛树脂层5的所有样品中，膜剥离发生在100次循环之前。相反，当形成了应力松弛层时，在所有的样品中可以防止膜剥离。
然后，为了检查缓冲涂层23和应力松弛树脂层5的杨氏模量和膜剥离的可能性之间的关系，通过下面的方法进行修改的边缘剥离(lift-off)测试(m-ELT)。
图12示意性地示出了在m-ELT中使用的样品的截面图。如图12所示，在m-ELT中使用的这个样品具有其中在硅衬底91上依次层叠多层互连结构92、第一树脂层93和第二树脂层94的结构。多层互连结构92的层排列和每层的材料与在TCT中使用的半导体封装1的多层互连结构22的那些相同。第一树脂层93的厚度是8μm。同样，第二树脂层94的材料厚度与在TCT中使用的半导体封装1的密封树脂层7的相同。
每个样品都从室温逐渐冷却，并记录发生膜剥离时的温度。从这个温度计算当膜剥离发生时的应力Kapp。注意，在使用降冰片烯基树脂作为第一树脂层93的样品中，即使当温度达到所用设备的极限(0.5Mpa作为应力Kapp的值)时，也没有膜剥离发生。在下表2和图13中示出了m-ELT的结果。
                        表2
    第一树脂层     Kapp
    材料/在室温下的杨氏模量
  实例4     聚酰亚胺树脂/3.0Gpa     约0.3Mpa
  实例5     弹性体/1.0Gpa     约0.45Mpa
  实例6     降冰片烯基树脂/0.3Gpa 大于0.5Mpa(超过检测极限)
图13示出了m-ELT结果的图。参考图13，横坐标表示第一树脂层93在室温下的杨氏模量，纵坐标表示当膜剥离发生时的应力Kapp。
如表2和图13所示，第一树脂层93在室温下的杨氏模量越小，膜剥离的可能性就越低。这个结果表示为了防止膜剥离，使用具有小杨氏模量的树脂层作为缓冲涂层23和/或应力松弛树脂层5是有利的。
对于本领域的技术人员很容易进行其它优点和改进。因此，本发明在其更宽的方面并不局限于在此示出和描述的特定细节和典型的实施例。因此，可以进行各种修改，只要不脱离如所附权利要求书和它们的等同物所限定的总发明构思的精神和范围即可。

Claims (20)

1.一种半导体器件，包括：
半导体芯片，包括半导体衬底和在其上形成的多层互连结构，所述多层互连结构包括相对介电常数小于SiO2膜的层间绝缘膜；
密封树脂层，覆盖所述多层互连结构侧的所述半导体芯片的第一主表面，并覆盖所述半导体芯片的侧面；以及
应力松弛树脂层，插在所述半导体芯片和所述密封树脂层之间，覆盖所述多层互连结构侧的所述半导体芯片的至少部分边缘，以及杨氏模量小于所述密封树脂层。
2.根据权利要求1的半导体器件，其中覆盖所述半导体芯片的侧面的所述应力松弛树脂层的一部分延伸越过所述多层互连结构和所述半导体衬底之间的边界。
3.根据权利要求2的半导体器件，还包括：
布线衬底，面对与所述第一主表面相反的所述半导体芯片的第二主表面；以及
安装材料，插在所述半导体芯片和所述布线衬底之间，并将所述半导体芯片固定在所述布线衬底上，
其中所述安装材料覆盖所述布线衬底侧的所述半导体芯片的部分侧面，以及
其中覆盖所述半导体芯片的侧面的所述应力松弛树脂层的一部分与覆盖所述半导体芯片的侧面的所述安装材料的一部分接触。
4.根据权利要求1的半导体器件，其中所述应力松弛树脂层只覆盖所述第一主表面的周围。
5.根据权利要求1的半导体器件，其中所述应力松弛树脂层覆盖所述第一主表面的中心和周围。
6.根据权利要求1的半导体器件，其中所述半导体芯片还包括包含树脂并覆盖所述多层互连结构的主表面的缓冲涂层。
7.根据权利要求1的半导体器件，其中所述应力松弛树脂层完全覆盖所述多层互连结构侧的所述半导体芯片的边缘。
8.根据权利要求1的半导体器件，其中所述应力松弛树脂层覆盖所述多层互连结构侧的所述半导体芯片的角。
9.根据权利要求1的半导体器件，其中所述应力松弛树脂层在室温下的杨氏模量是2Gpa或更小。
10.根据权利要求1的半导体器件，还包括支撑所述半导体芯片的布线衬底。
11.根据权利要求10的半导体器件，其中与所述第一主表面相反的所述半导体芯片的第二主表面与所述布线衬底面对。
12.根据权利要求1的半导体器件，其中所述布线衬底是插件。
13.一种半导体组件，包括：
布线衬底；
半导体芯片，包括半导体衬底和在其上形成的多层互连结构，并被设置成所述半导体衬底插在所述多层互连结构和所述布线衬底之间，所述多层互连结构包括相对介电常数小于SiO2膜的层间绝缘膜；
安装材料，插在所述半导体芯片和所述布线衬底之间，并将所述半导体芯片固定在所述布线衬底上；
密封树脂层，覆盖所述多层互连结构侧的所述半导体芯片的第一主表面，并覆盖所述半导体芯片的侧面；以及
应力松弛树脂层，插在所述半导体芯片和所述密封树脂层之间，覆盖所述多层互连结构侧的所述半导体芯片的至少部分边缘，以及杨氏模量小于所述密封树脂层。
14.根据权利要求13的半导体组件，其中覆盖所述半导体芯片的侧面的所述应力松弛树脂层的一部分延伸越过所述多层互连结构和所述半导体衬底之间的边界。
15.根据权利要求14的半导体组件，其中所述安装材料覆盖所述布线衬底侧的所述半导体芯片的部分侧面，以及
其中覆盖所述半导体芯片的侧面的所述应力松弛树脂层的一部分与覆盖所述半导体芯片的侧面的所述安装材料的一部分接触。
16.根据权利要求13的半导体组件，其中所述应力松弛树脂层只在所述主表面的周围覆盖所述多层互连结构侧的所述半导体芯片的主表面。
17.根据权利要求13的半导体组件，其中所述应力松弛树脂层覆盖所述多层互连结构侧的所述半导体芯片的主表面的中心和周围。
18.根据权利要求13的半导体组件，其中所述半导体芯片还包括缓冲涂层，所述缓冲涂层包括树脂并覆盖所述多层互连结构的主表面。
19.根据权利要求13的半导体组件，其中所述应力松弛树脂层完全覆盖所述多层互连结构侧的所述半导体芯片的边缘。
20.根据权利要求13的半导体组件，其中所述应力松弛树脂层覆盖所述多层互连结构侧的所述半导体芯片的角。
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