CN1667755A - 带有存储器的半导体器件和存储器测试的方法 - Google Patents

带有存储器的半导体器件和存储器测试的方法 Download PDF

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Abstract

公开了一种半导体器件，该半导体器件具有：存储数据的数据存储器和存储与所述数据对应的ECC码的码存储器。该半导体器件包括ECC电路，该电路将用于执行所述数据存储器的测试的测试码模式作为所述数据输出到所述数据存储器，并且由该测试码模式生成具有差错检测功能的码信息，作为所述ECC码输出到所述码存储器。

Description

带有存储器的半导体器件和存储器测试的方法
本申请基于2004年2月13日申请的申请号为2004-36077的日本专利申请，并要求其优先权，其全部内容在此引用。
技术领域
本发明涉及普通的半导体器件，特别涉及包括存储器的半导体器件、以及对该存储器进行测试的存储器测试方法。
背景技术
一般地，在半导体存储器件中，有内置了差错校正电路(ECC电路：errorchecking and correcting circuit)的ECC电路内置型半导体器件。在这种ECC电路内置型的半导体存储器件中，搭载了用于存储数据的数据存储器、以及用于存储ECC码的码存储器两种存储器(例如，参照USP.6295617)。
在这样的半导体存储器件中，具有利用内置的测试电路和ECC电路，来进行存储器的测试的存储器测试方法(例如，参照日本专利公开公报2001-351389)。
这种现有技术文献中记载的存储器测试方法，在存储器的读取速度的测试时，通过1位反转电路，在写入数据和ECC码中，将规定的1位进行反转，并将包含差错位的数据写入存储单元。并且是在读取时通过ECC电路，来设定测试条件，以进行数据的差错检测和校正的方法。
在以往的存储器测试方法中，需要分别对数据存储器和码存储器执行测试。因此，与只有同容量的数据存储器的单体存储器的测试相比，测试处理所需的时间长。此外，需要与数据存储器和码存储器分别对应的测试电路。因此，成为导致测试成本增大的主要原因。
发明内容
根据本发明实施方式的半导体器件，包括：存储数据的数据存储器；存储与所述数据对应的差错校正码(ECC码)的码存储器；以及将用于执行所述数据存储器的测试的测试码模式(test pattern)作为所述数据输出到所述数据存储器，并且，根据该测试码模式生成具有差错检测功能的码信息，作为所述ECC码输出到所述码存储器的差错校正单元(ECC单元)。
附图说明
图1表示本发明实施方式的半导体器件的主要部分的方框图；
图2A至图2C表示该实施方式的测试码模式的具体例的图；
图3用于说明该实施方式的ECC电路设计(scheme)的图；
图4表示该实施方式的汉明矩阵的具体例的图；
图5表示该实施方式的用于存储器测试的测试码模式的具体例的图；
图6表示该实施方式的存储器测试步骤的示例图。
具体实施方式
以下参照附图，说明实施方式。
(半导体器件的结构)
图1是表示实施方式的半导体器件的主要部分的方框图。
本实施方式的半导体器件1具有：存储数据的数据存储器10；存储差错校正码(ECC码)——码数据(冗长码)的码存储器11。
作为该数据存储器10和码存储器11，例如可列举DRAM、SRAM、快闪存储器、FeRAM、MRAM等。此外，半导体器件1除了半导体存储器件以外，也可以是微处理器等的LSI芯片。
而且，半导体器件1内置差错校正电路(ECC电路)12、接口(I/F)13、测试电路14。
如后述那样，ECC电路12具有使用带有差错检测功能的汉明矩阵(或汉明码：Hamming code)，生成用于存储在码存储器11中的码数据(码信息，以下表记为ECC码)的逻辑。
此外，ECC电路12包括根据从数据存储器10或码存储器11读取出的数据(测试码模式或ECC码)来检测差错位的逻辑。
测试电路14包括生成用于进行数据存储器10的存储器测试的测试码模式的逻辑，通过接口13在ECC电路12之间执行数据的输入输出。测试电路14是读取被写入在数据存储器10中的测试码模式，从而执行存储器测试的BIST(Built-In Self Test)逻辑电路。
即，测试电路14通过ECC电路12和接口13，将测试码模式写入数据存储器10，将根据该测试码模式生成的码数据写入码存储器11。然后，测试电路14读取被写入在数据存储器10中的测试码模式，读取被写入在码存储器11中的码数据。由此，测试电路14将作为期待值的写入数据和作为存储器输出的读取数据进行比较，对存储单元的不良位进行检测。
(存储器测试方法)
实施方式的半导体器件1通过BIST逻辑电路——测试电路14，在执行数据存储器10的存储器测试时，同时执行码存储器11的存储器测试。
为了实现这种测试，ECC电路12在将由测试电路14生成的测试码模式写入数据存储器10时，生成与该测试码模式对应的码数据。ECC电路12使用合适的汉明矩阵H(汉明码)，根据生成码数据(ECC码)的生成逻辑，由测试码模式生成具有差错检测功能的码数据，并将其输出到码存储器11(参照图2B、图2C)。
再有，以下为了简明，说明作为码数据，使用汉明矩阵H(汉明码)来生成码信息(S)的情况，但该码数据也可以使用汉明码以外的逻辑来生成。
在测试电路14执行数据存储器10的存储器测试时，ECC电路12根据从码存储器11读取出的码数据(ECC码)来检测差错位，并将该检测结果输出到测试电路14。
以上的关键在于，在对数据存储器10写入测试码模式时，通过ECC电路12生成与该测试码模式的数据对应的码数据，并写入码存储器11中。由此，在测试电路14执行数据存储器10的测试时，使用ECC电路12，对码存储器11执行与数据存储器10等效的测试。
以下，说明对码存储器11的测试的具体内容。
(1)在存储了数据的数据存储器10和存储了码数据的码存储器11中，在各存储器10、11的所有地址中写入背景数据。作为背景数据，例如可使用重复数据(1010…)、(0101…)、以及相同数据(1111…)、(0000…)等。
(2)接着，指定各存储器10、11的测试对象地址(最初的地址)，从该测试对象地址中读取数据。然后，将读取出的数据和背景数据(期待值)进行比较，进行各存储器10、11的测试对象地址的测试。
(3)接着，在数据存储器10的测试对象地址中，至少将对一部分的数据位反转了背景数据后的数据作为测试码模式写入数据存储器10的测试对象地址。此时，在码存储器11的测试对象地址中，根据该测试码模式而被写入由ECC电路12生成的码数据。
接着，通过从各存储器10、11的测试对象地址中读取数据，并与写入的数据进行比较，从而进行各存储器10、11的测试对象地址的测试。然后，改变测试对象地址，同时重复进行上述(2)和(3)的动作。
在上述测试动作中，在输入用于测试数据存储器10的测试码模式时，码存储器11中的所有位进行0→1→0(或1→0→1)转换。由此，测试电路14可以执行0/1的写入(或读取)测试的固定不良校验、以及依赖数据转换时产生的一部分数据的不良校验。
数据存储器10或码存储器11的差错检测由ECC电路12执行。测试电路14根据从ECC电路12输出的差错检测结果，将在测试码模式的写入之后产生、或再现性的某个差错位作为初始不良进行判定。
这里，在使用具有N位以上(N为大于等于2的自然数)的差错检测功能的汉明矩阵的情况下，在测试码模式输入时，对于数据和码数据，需要进行任意的N位的组合的所有模式的校验。
以下，参照图2A至图2C来说明汉明矩阵具有大于等于2的差错检测功能的情况。
图2A至图2C是表示本实施方式的测试码模式的具体例的图。再有，在图2A至图2C中，为了简明，举例说明了数据位为8位的情况，省略了码位。
这里，在数据位中，假设地址5的位为“1”的固定不良，地址7的位为“0”的固定不良。
如图2B所示，数据模式为(1010…)的情况下，对于地址5的“1”的固定不良可以检测，但对于地址7的“0”的固定不良却不能检测。
此外，如图2C所示，在测试码模式为(0101…)的情况下，对于地址7的“0”的固定不良可以检测，但对于地址5的“1”的固定不良却不能检测。另一方面，在测试码模式中，如果设地址5为“0”，地址7为“1”，则可以检测地址5和地址7两者的固定不良。
这样，在汉明矩阵具有大于等于2位的差错检测功能的情况下，在测试码模式输入时，对于数据和码数据，通过对任意2位的组合(00、01、10、11)中的所有模式进行校验，可区别1位不良和2位不良。但是，1位差错校正方式的SEC(single-error-correcting)方式的情况除外。
(ECC电路12的结构)
如上述那样，ECC电路12在将测试电路14生成的测试码模式写入数据存储器10时，生成与该测试码模式对应的码数据。ECC电路12包括使用合适的汉明矩阵H(汉明码)的生成逻辑。在码存储器11中，写入具有差错检测功能的相应码数据。
图3是表示ECC电路12的生成逻辑原理的示意图。
如图3所示，ECC电路12使用汉明矩阵H来生成码数据S。这里，在存储于数据存储器10的数据(测试码模式)的数据位宽度为n位，存储于码存储器11的码数据的位宽度为m位时，数据位w和码位S的关系如下式(1)那样表示。
S＝H*wT             …(1)
再有，S表示码位(1×m)矩阵，w表示数据位(1×n)矩阵，汉明矩阵H为(n×m)矩阵。T表示转置矩阵。
而且，汉明矩阵H的矩阵元素由“1”或“0”的其中之一构成。
这里，作为用于决定汉明矩阵(汉明码)的条件，简便地定义为条件0至条件3。
作为条件0，相当于具有1位校正功能和2位检测功能的Sec-Ded(singleerror correcting and double error detecting code)方式的条件。
为了满足条件0，需要汉明矩阵的各列分量之和为奇数。这里，假设有写入码存储器11的码位矩阵So、从码存储器11读取的码位矩阵So的码位矩阵S，则‘S-So’如下式(2)那样表示。
再有，w是写入数据存储器10的数据位矩阵，wo是从数据存储器10读取出的数据位矩阵。
S-So＝H*wT-H*woT＝H*(wT-woT)          …(2)
根据式(2)，差错位数为零时，‘S-So’的列分量之和为零。在差错位数为1时，由于汉明矩阵H的各列分量之和为奇数，所以‘S-So’的列分量之和为奇数。而在差错位数为2位时，汉明矩阵H的各列分量之和为奇数，‘S-So’的列分量之和为奇数和奇数之和，所以‘S-So’的列成分之和为偶数。这样，条件0意味着汉明矩阵的各列分量之和为奇数。
其次，作为条件1，是汉明矩阵的各行分量之和为3以上的奇数的条件。
而且，作为条件2，是对于规定的测试码模式，数据存储器10和码存储器11的所有单元进行“0”→“1”、“1”→“0”的转换。
此外，作为条件，是在数据存储器10和码存储器11的相同地址中，数据位矩阵w和码位矩阵S中包含的任意的2位包括‘00、01、10、11’的所有模式。
(存储器测试的具体例)
图4表示本实施方式的汉明矩阵H的具体例。图5表示作为测试码模式的具体例，可适合简单并且差错检测率高的步进模式测试(marching pattern test)的测试码模式。图6表示步进模式测试(步进动作)的过程。
在该具体例中，假设在数据存储器10中存储的数据w的位宽度为8位，输入输出(I/O)的位宽度为2位的情况。
ECC电路12使用的汉明矩阵H如图4所示，为(n×m＝8×5)矩阵。即，码存储器11中存储的码数据的位宽度是5位的情况。因此，数据位w表示为(1×8)矩阵，码位S表示为(1×5)矩阵。
下面，参照图5和图6，作为具体的存储器测试，说明采用了步进模式测试的情况。
步进模式测试，是对存储器的特定地址，用不同的测试码模式多次执行写入及读取，然后，一边变更地址，一边依次重复进行对该特定的地址的多次写入和读取的测试。将一边变更该地址，一边重复进行测试的一连串动作称为步进动作。
这里，在本具体例中，说明‘8位×内部地址n’的存储器被作为‘2位×外部地址4n’访问的情况。图5表示作为测试码模式，数据存储器10中输入的数据输入模式w和码存储器11中写入的码输出模式S的具体例。
图5表示关注存储器的一个特定地址(内部地址1)时的测试码模式的数据变化。
如图6所示，测试电路14经过初始状态(步骤S10)、待机状态(步骤S11)，开始测试(步进动作)(步骤S12)。
首先，测试电路14作为状态1执行存储器的初始化(步骤S13～S15)。即，在数据存储器10和码存储器11的所有地址上写入0。
这里，测试按外部地址执行步进动作。这种情况下，从外部地址的地址1开始每次将2位依次改写为‘11’，在内部地址的地址1引起注目的情况下，每次将8位中低位2位改写为‘11’。因此，在状态1中，为了执行存储器的初始化，在数据存储器10和码存储器11的所有地址中写入‘00’。
接着，测试电路14在状态2中，从存储器的一个地址(用外部地址表现)开始，执行对‘00’读取的动作(步骤S16)。接着，对于该地址，执行用于写入‘11’的动作(步骤S17)。而且，执行从该地址读出‘11’的动作(步骤S18)。
对于存储器的所有地址执行这样的测试码模式‘11’的一连串的动作(步进动作)。此外，对于测试码模式‘01’，也同样对存储器的所有地址执行步进动作。
具体地说，从数据存储器10读取数据输入模式w，将与其对应的码输出模式S写入码存储器11。然后，对从码存储器11读取的码输出模式S进行校验。
这里，作为上述一连串的步进动作的条件1，测试电路14在数据输入模式w都为“0”的情况下，校验码输出模式S是否都为“0”(参照图5)。由此，可以执行0/1的写入(或读取)时的固定不良校验。
而且，作为步进动作的条件2，测试电路14对数据输入模式w，校验码存储器11中的所有位是否进行“0”→“1”或“1”→“0”的转换。由此，可以校验数据转移不良。
接着，作为步进动作的条件3，测试电路14校验数据存储器10和码存储器11的同一地址中的任意2位的组合是否包括了(00、01、10、11)的所有模式(参照图5的箭头50、51)。由此，可以校验ECC码的2位不良。
最后，作为步进动作的条件4，测试电路14在汉明矩阵H中，矩阵(n，m)为(奇数、偶数)或(偶数、奇数)的组合的情况下，校验数据输入模式w是否为(011…1)、码输出模式S是否全部为“1”(ALL1)(参照图5)。
通过完成以上那样的各条件1～4中的一连串动作——步进动作，结束存储器测试(步骤S19)。
这里，步进动作是对于作为上述汉明码的决定条件定义的条件0至条件3，简便地进行与条件4有关的测试动作。
条件4是以使除了汉明矩阵H的指定的1位以外的各行分量之和为奇数来构成矩阵。由此，在数据位w＝(00…0)或(011…1)时，码位S＝(00…0)或(11…1)。
在汉明矩阵H中，矩阵(n，m)为(奇数、偶数)或(偶数、奇数)的组合的情况下，在数学上不可能同时满足上述条件0和条件1。因此，在测试码模式的输入——数据位w(11…1)中，在只要1位将“0”作为输入(例：(011…1))时，形成在码存储器11中存储的码位S为(11…1)的汉明码。由此，仍然满足条件0，可使码位S＝(00…0)或(11…1)。
再有，在图5中，说明了在测试码模式的输入——数据位w中，只有最高位比特输入了“0”的情况，但输入“0”的位不限于最高位比特。但是，数据位w的最高位比特与其他位比较，由于被认为数据的改写次数少，所以在半导体器件的可靠性上，期望输入“0”的位为最高位比特。
如以上那样，根据本实施方式的内置有ECC电路12和测试电路14的半导体器件1，由ECC电路12使用合适的汉明矩阵，生成用于满足条件0至条件3(或包含条件4)的汉明码，作为码数据存储在码存储器11中。然后，使用测试码模式——数据位矩阵w，在对数据存储器10进行测试的测试时序(BIST)中，根据从码存储器11读取的码数据，可同时执行码存储器11的测试。
因此，与用各自不同的测试时序来测试数据存储器10和码存储器11的情况比较，可以缩短测试时间。而且，可将用于分别测试数据存储器10和码存储器11的各测试电路集中为一个测试电路。由此，作为结果，可以削减存储器测试的成本。
此外，在上述实施方式中，示出了将测试电路14形成在配置有作为测试对象的数据存储器10和码存储器11的芯片内的情况，但测试电路14也可以形成在与该芯片不同的芯片上。此外，也可以省略测试电路14，用外部测试器进行数据存储器10和码存储器11的测试。
而且，在上述实施方式中，示出了将ECC电路12形成在配置有数据存储器10和码存储器11的芯片内的情况，但ECC电路12也可以形成在与该芯片不同的芯片上。例如，数据存储器10和码存储器11与ECC电路12形成在不同的芯片上，这些芯片被配置在PCB(Printed Circuit Board)基板上就可以。
而且，在上述实施方式中，作为存储器测试，示出了采用步进模式测试的情况，但存储器测试不限于步进模式测试。
如以上那样，根据实施方式，在以ECC电路内置型方式搭载了数据存储器和码存储器两者的半导体器件中，可以一并进行数据存储器和码存储器的测试。因此，可缩短存储器测试所需要的时间和削减测试电路，其结果，可减轻存储器测试所需要的成本。
本领域技术人员可容易获得附加的优点和进行改进。因此，本发明的范围并不限于说明书中所展示和描述的具体细节及典型的实施例。因而，可以进行各种变更而不会脱离由所附的权利要求及其等同物限定的总的发明构思的精髓和范围。

Claims (17)

1.一种半导体器件，包括：
存储数据的数据存储器；
存储与所述数据对应的差错校正码(ECC码)的码存储器；以及
将用于执行所述数据存储器的测试的测试码模式作为所述数据输出到所述数据存储器，并且，由该测试码模式生成具有差错检测功能的码信息，作为所述ECC码输出到所述码存储器的差错校正单元(ECC单元)。
2.根据权利要求1的半导体器件，其特征在于，还包括：
通过读取被写入所述数据存储器的所述测试码模式和被写入所述码存储器的所述码信息，对所述数据存储器和所述码存储器同时进行测试的测试单元。
3.根据权利要求2的半导体器件，其特征在于：
所述ECC单元根据从所述码存储器读取出的所述码信息来检测差错，
所述测试单元根据所述ECC单元的差错检测结果，执行所述数据存储器和所述码存储器的测试。
4.根据权利要求1的半导体器件，其特征在于：
所述ECC单元使用以矩阵的各行分量之和为奇数而构成的汉明矩阵，生成所述码信息。
5.根据权利要求2的半导体器件，其特征在于：
所述ECC单元使用以矩阵的各行分量之和为奇数而构成的汉明矩阵，生成所述码信息。
6.根据权利要求1的半导体器件，其特征在于：
所述ECC单元在所述测试码模式的所有位为“1”的情况下，生成所述码信息，以使由该测试码模式生成的码信息的所有位为“1”。
7.根据权利要求2的半导体器件，其特征在于：
所述ECC单元在所述测试码模式的所有位为“1”的情况下，生成所述码信息，以使由该测试码模式生成的码信息的所有位为“1”。
8.根据权利要求1的半导体器件，其特征在于：
所述ECC单元生成所述码信息，以使所述码信息的所有位根据所述测试码模式的输入而从“0”转换为“1”或从“1”转换为“0”。
9.根据权利要求2的半导体器件，其特征在于：
所述ECC单元生成所述码信息，以使所述码信息的所有位根据所述测试码模式的输入而从“0”转换为“1”或从“1”转换为“0”。
10.根据权利要求1的半导体器件，其特征在于：
所述ECC单元生成所述码信息，以使在所述测试码模式、由该测试码模式生成的码信息中，同一地址中任意的N位(N为大于等于2的自然数)根据所述测试码模式的输入而包罗N位的组合的所有模式。
11.根据权利要求2的半导体器件，其特征在于：
所述ECC单元生成所述码信息，以使在所述测试码模式、由该测试码模式生成的码信息中，同一地址中任意的N位(N为大于等于2的自然数)根据所述测试码模式的输入而包罗N位的组合的所有模式。
12.根据权利要求1的半导体器件，其特征在于：
所述ECC单元生成所述码信息，以使在除了所述测试码模式指定的1位以外所有位为“1”时，由该测试码模式生成的码信息的所有位为“1”。
13.根据权利要求2的半导体器件，其特征在于：
所述ECC单元生成所述码信息，以使在除了所述测试码模式指定的1位以外所有位为“1”时，由该测试码模式生成的码信息的所有位为“1”。
14.一种存储器测试方法，适用于半导体器件，所述半导体器件包括：存储数据的数据存储器；以及存储与所述数据对应的差错校正码(ECC码)的码存储器，其特征在于，所述方法包括：
生成用于执行所述数据存储器测试的测试码模式；
将所述测试码模式输出到所述数据存储器；
由所述测试码模式生成具有差错检测功能的码信息，作为所述ECC码输出到所述码存储器；以及
通过读取被写入所述数据存储器中的所述测试码模式和被写入所述码存储器中的所述码信息，从而对所述数据存储器和所述码存储器同时进行测试。
15.根据权利要求14的方法，其特征在于，还包括：
所述测试的执行，对从所述码存储器读取出的所述码信息的所有位是否从“0”转换为“1”或从“1”转换为“0”进行校验。
16.根据权利要求14的方法，其特征在于：
所述测试的执行，在所述测试码模式和由该测试码模式生成的所述码信息中，对同一地址中任意的N位(N为大于等于2的自然数)根据所述测试码模式的输入是否包罗了N位的组合的所有模式进行校验。
17.根据权利要求14的方法，其特征在于：
所述测试的执行，在除了所述测试码模式指定的1位以外所有位为“1”时，对由该测试码模式生成的所述码信息的所有位是否为“1”进行校验。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101499323B (zh) * 2008-01-31 2013-01-23 日本电气株式会社 存储模块
CN103279401A (zh) * 2013-05-31 2013-09-04 华为技术有限公司 一种访问存储器的方法及装置
CN110415753A (zh) * 2018-04-30 2019-11-05 爱思开海力士有限公司 错误校正电路及操作该错误校正电路的方法
CN111798912A (zh) * 2019-04-04 2020-10-20 格芯公司 低电压存储器的存储器内建自测试纠错码（mbist ecc）

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200518074A (en) * 2005-01-19 2005-06-01 Via Tech Inc Test compact disk and its manufacturing method
US8369449B2 (en) * 2005-09-20 2013-02-05 Koninklijke Philips Electronics N.V. Method and system of diversity transmission of data employing M-point QAM modulation
DE102006001872B4 (de) * 2006-01-13 2013-08-22 Infineon Technologies Ag Vorrichtung und Verfahren zum Überprüfen einer Fehlererkennungsfunktionalität einer Datenverarbeitungseinrichtung auf Angriffe
DE102006001873B4 (de) * 2006-01-13 2009-12-24 Infineon Technologies Ag Vorrichtung und Verfahren zum Überprüfen einer Fehlererkennungsfunktionalität einer Speicherschaltung
WO2008155678A1 (en) * 2007-06-20 2008-12-24 Nxp B.V. Detection of defective data sequences
TW200947450A (en) * 2008-05-09 2009-11-16 A Data Technology Co Ltd Storage system capable of data recovery and method thereof
CN101923896A (zh) * 2009-06-12 2010-12-22 威刚科技（苏州）有限公司 电子存储装置及其纠错方法
KR20120039142A (ko) 2010-10-15 2012-04-25 에스케이하이닉스 주식회사 반도체 패키지
JP5186587B1 (ja) * 2011-09-29 2013-04-17 株式会社アドバンテスト 試験装置および試験方法
DE102014213071A1 (de) * 2014-07-04 2016-01-07 Robert Bosch Gmbh Verfahren und Vorrichtung zur Verarbeitung von Daten
US10176040B2 (en) * 2016-04-05 2019-01-08 Micron Technology, Inc. Error correction code (ECC) operations in memory
US10276259B2 (en) 2017-07-05 2019-04-30 Winbond Electronics Corp. Memory testing method and memory apparatus therefor
US11335428B2 (en) * 2018-10-09 2022-05-17 Intel Corporation Methods, systems and apparatus for in-field testing for generic diagnostic components
JP7235591B2 (ja) * 2019-05-28 2023-03-08 株式会社東芝 情報処理回路及び情報処理方法
US20220164107A1 (en) * 2020-11-25 2022-05-26 Micron Technology, Inc. Using bad blocks for system data in memory
US11468962B2 (en) * 2021-03-03 2022-10-11 Micron Technology, Inc. Performing memory testing using error correction code values
KR20220127571A (ko) * 2021-03-11 2022-09-20 삼성전자주식회사 빌트-인-셀프-테스트 로직, 빌트-인-셀프 테스트 로직을 포함하는 메모리 장치, 및 메모리 모듈에 대한 테스트 방법

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4448449A (en) * 1981-05-04 1984-05-15 Halling Horace P Flexible piping joint and method of forming same
US4772033A (en) * 1983-09-28 1988-09-20 General Electric Company Flexible duct joint utilizing lip in recess in a flange
US5195099A (en) * 1989-04-11 1993-03-16 Mitsubishi Denki Kabushiki Kaisha Semiconductor memory device having improved error correcting circuit
US5697651A (en) * 1995-03-02 1997-12-16 Senior Flexonics, Inc. Flexible duct joint having a low leakage, pressure-balanced bellows seal
JP2908272B2 (ja) * 1995-03-22 1999-06-21 甲府日本電気株式会社 情報処理装置
JP3039455B2 (ja) 1997-06-30 2000-05-08 日本電気株式会社 半導体メモリ装置テスト方法及び半導体メモリ装置
JP3871471B2 (ja) 1999-07-12 2007-01-24 松下電器産業株式会社 Ｅｃｃ回路搭載半導体記憶装置及びその検査方法
JP2001351398A (ja) 2000-06-12 2001-12-21 Nec Corp 記憶装置
JP3914839B2 (ja) * 2002-07-11 2007-05-16 エルピーダメモリ株式会社 半導体記憶装置
JP2004234770A (ja) * 2003-01-31 2004-08-19 Renesas Technology Corp 半導体記憶装置とテスト方法
US6988237B1 (en) * 2004-01-06 2006-01-17 Marvell Semiconductor Israel Ltd. Error-correction memory architecture for testing production errors

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101499323B (zh) * 2008-01-31 2013-01-23 日本电气株式会社 存储模块
CN103279401A (zh) * 2013-05-31 2013-09-04 华为技术有限公司 一种访问存储器的方法及装置
CN103279401B (zh) * 2013-05-31 2016-01-27 华为技术有限公司 一种访问存储器的方法及装置
CN110415753A (zh) * 2018-04-30 2019-11-05 爱思开海力士有限公司 错误校正电路及操作该错误校正电路的方法
CN111798912A (zh) * 2019-04-04 2020-10-20 格芯公司 低电压存储器的存储器内建自测试纠错码（mbist ecc）
CN111798912B (zh) * 2019-04-04 2024-04-05 格芯公司 存储器内建自测试电路及其操作方法

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