JP7235591B2 - 情報処理回路及び情報処理方法 - Google Patents
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Description
図2は、本実施形態の実装例を示すものである。図2の情報処理回路1は、パリティエンコーダ100と、ECCエンコーダ102と、メモリ120と、パリティデコーダ140と、ECCデコーダ142と、を備える。図に示される各バッファ回路(レジスタ回路)は、入力データDataに対する入出力のタイミング、例えば、データを読み書きする同期のタイミングを調節するものであり、状況に応じて増減させることが可能である。バッファについては、以降の図においても同様である。
図4は、本実施形態の別の実装例を示すものである。図4の情報処理回路1は、パリティエンコーダ100、110と、メモリ120と、パリティデコーダ140、150と、を備える。
図2及び図4の構成に誤り訂正回路をさらに備えていてもよい。図2において、誤り訂正回路は、ECCデコーダ142の誤り訂正符号ECCと、メモリ120の冗長ビットとから、誤り訂正を実行する。
エンコード時に生成された冗長ビット又は格納データの一部のビットを反転させる、エラー注入回路を備えていてもよい。ビットを反転させてエラーを注入した場合、エラーが正常に検出できているかをテストすることができる。
図7は、メモリアクセス制御回路18の実装の一例を示す図である。情報処理回路1は、例えば、さらにデータ処理メモリアクセス制御回路22を備える。データ処理メモリアクセス制御回路22は、情報処理回路1の入力を受け付ける回路であり、入力データData、アドレスデータAddr等の制御を行う。この入力に対し、メモリアクセス制御回路18がメモリへのアクセスを制御することにより、上記の機能を発揮することが可能となる。
10:格納データ生成回路、12:記憶回路、14:比較データ生成回路、16:データ比較回路、18:メモリアクセス制御回路、20:ライトフラグマスク回路、22:データ処理メモリアクセス制御回路、
100、110:パリティエンコーダ、102:ECCエンコーダ、120:メモリ、140、150:パリティデコーダ、142:ECCデコーダ、160、164:論理積回路、162、170:論理和回路
Claims (9)
- 入力データに、冗長ビット及び書き込みされたことを示す2ビット以上のライトフラグを付加して格納データを生成する、格納データ生成回路と、
前記格納データを記憶する、記憶回路と、
前記記憶回路に記憶されたデータから冗長ビットを生成する、比較データ生成回路と、
前記2ビット以上のライトフラグの各ビット値の論理積を算出し、前記格納データ生成回路が付加した冗長ビットと、前記比較データ生成回路が生成した冗長ビットとを比較し、算出結果及び比較結果に基づいて誤り検出を実行する、データ比較回路と、
を備える情報処理回路。 - 前記2ビット以上のライトフラグは、隣接したビットとして備えられる、
請求項1に記載の情報処理回路。 - 前記2ビット以上のライトフラグは、データ領域を挟むように前後に離れた位置に存在するビットとして備えられる、
請求項1に記載の情報処理回路。 - 冗長ビットは、前記記憶回路に記憶するアドレスに基づいたパリティビット、及び、前記入力データに基づいたパリティビット又は誤り訂正符号を備える、請求項1から請求項3のいずれかに記載の情報処理回路。
- 前記アドレスのデータからパリティビットを生成する、第1パリティビット生成回路をさらに備える、請求項4に記載の情報処理回路。
- 前記記憶回路に記憶されている冗長ビットが備える誤り訂正符号に基づいて、前記記憶回路に記憶されているデータの誤り訂正を実行する、データ訂正回路、
をさらに備える、請求項4又は請求項5に記載の情報処理回路。 - 外部からのメモリアクセスを制御する、メモリアクセス制御回路をさらに備え、
テストデータが入力されると、
前記メモリアクセス制御回路は、前記記憶回路における書き込みが可能である全て又は一部の領域において前記テストデータの書き込みを行う、請求項1から請求項6のいずれかに記載の情報処理回路。 - 前記記憶回路における前記ライトフラグに対応するビットを初期化する、ライトフラグマスク回路、
をさらに備える、請求項7に記載の情報処理回路。 - 情報処理回路が、
入力データに、冗長ビット及び書き込みされたことを示す2ビット以上のライトフラグを付加して格納データを生成し、
前記格納データを記憶し、
記憶されたデータから冗長ビットを生成し、
前記2ビット以上のライトフラグの各ビット値の論理積を算出し、前記格納データの冗長ビットと、前記生成した冗長ビットとを比較し、算出結果及び比較結果に基づいて誤り検出を実行する、
情報処理方法。
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