CN1656685B - 锁相环及其校准方法 - Google Patents

Abstract

本发明涉及一种包括锁相环(PLL)、电荷泵(CP)和环路的校准装置(CAL)的集成电路。发明的特征在于校准装置(CAL)包括：第一装置(S1，SHORT)，用于使锁相环(PLL)不稳定从而产生正弦信号(Vfilt)；第二装置(COMP)，用于从正弦信号(Vfilt)产生方信号(Vs)；逻辑电路(LOGIC)，用于：确定方信号(Vs)的频率；比较所述频率和希望频率；和控制电荷泵(CP)以将方信号频率校正为希望频率的函数。

Description

锁相环及其校准方法

技术领域

本发明涉及一种包括锁相环、电荷泵和校准装置的集成电路。发明还涉及一种校准该锁相环的方法。

发明就移动电话接收部分而尤其在移动电话中找到特别应用。

背景技术

移动电话的接收器包括以内部时钟工作的集成电路。该时钟由目前称为PLL的锁相环产生，其环路位于集成电路中。因为尺寸、速度和能耗的限制，锁相环通常用模拟电路制造。锁相环具有取决于用于制造该环路的模拟元件的性能特征的传递函数。这些元件例如是压控振荡器、电容器、电流泵、相位比较器。传递函数可能由于这些不同元件固有的参数变化而变化，这对于所述环路的性能是很恼人的。实际上，属于环路的性能例如稳定性、稳定时间和噪声传递函数的带宽都直接取决于PLL的传递函数。

标题为“Calibration systems and methods for settlingPLL Gain characteristics and Center Frequency”并由IBM在1993年12月23日提交的美国专利US5,382,922描述了一种能够校准压控振荡器的模拟校准***，尤其是用相同的电路校准其中心频率和其增益。

虽然该达到最新技术发展水平的技术允许轻微改善PLL的性能，但是它不能得到最佳传递函数。实际上，该技术仅允许从许多其它元件校准出PLL的一个元件一一压控振荡器，从而仅允许从许多其它参数校准出PLL传递函数的一个参数。传递函数因为其它参数而总是变化，并且是以不可控的方式。

因此，本发明的目的要解决的技术问题是建议一种包括锁相环、电荷泵和校准装置的集成电路以及用于该环路的校准方法，允许得到相应于所述环路的传递函数的最佳性能并且不使用过于复杂的***。

发明内容

对提出的技术问题的解决方案按照本发明的第一目的，其特征在于校准装置包括：

-第一装置，用于使锁相环不稳定从而提供正弦信号；

-第二装置，用于从正弦信号产生方信号；和

-逻辑电路，用于：

-确定方信号的频率；

-比较所述频率和希望频率；和

-以将方信号频率校正为希望频率的函数为目的控制电荷泵。

按照本发明的第二目的，该方案的特征在于用于环路的校准方法包括阶段：

-使锁相环不稳定从而产生正弦信号；

-从正弦信号产生方信号；

-确定方信号的频率；

-比较所述频率和希望频率；和

-以将方信号频率校正为希望频率的函数为目的控制电荷泵。

因此，如将在以下更详细看到的，校准装置允许按照希望频率修改锁相环的振荡频率，从而环路具有基本恒定的传递函数。这通过不直接干预锁相环的元件设置的简单***获得。

有利地，按照非限制性实施例，校准装置进一步包括第三装置，用于使锁相环远离正常工作点振荡，从而所述正弦信号具有与所述正常工作点相比高并且迅速稳定的振幅。其优点是能够很迅速地启动校准期。

附图说明

发明的这些和其它方面通过非限制性示例参考下文所述实施例变得明显并将被说明。

附图中：

图1以概略的方式说明了按照发明包括二阶滤波器和关联校准装置的锁相环的第一实施例；

图2说明了由图1的锁相环和校准装置管理的数字信号；

图3是示出图1的锁相环的滤波器频率变化的图；

图4说明了应用于一阶滤波器的图1的校准装置的第一配置；

图5说明了应用于二阶滤波器的图1的校准装置的第二配置；

图6说明了应用于三阶滤波器的图1的校准装置的第一和第二配置；

图7说明了按照发明的锁相环和其关联校准装置的第一实施例。

具体实施方式

在以下讨论中，将不详细描述内行所公知的结构的功能，因为它们将不必要地增加描述的负担。

本发明的描述涉及在移动电话领域中使用，并尤其在便携电话也称为mobile的接收器中集成的集成电路的示例。接收器和形成它的元件工作在多少不同的频率上。

不同的频率由用集成电路集成的锁相环PLL产生。

该环路的第一实施例在图1中示出。环路PLL包括：

-压控振荡器VCO，具有增益Kw并用于提供和滤波电压Vfilt成比例的输出频率Fvco，所述输出频率Fvco对应于希望为给定应用获得的频率；

-除法器DIV，用因子N去除压控振荡器VCO的输出频率Fvco，并因此产生第一输入频率Fdiv，因子N现在称为除法因子；

-相位检测器PFD，具有增益Kd，用于测量给定应用的参考频率Fref和除法器DIV的第一频率Fdiv之间的相位差，并用于提供两个和测量的相位差成比例的输出电压UP和DN；

-电荷泵CP，用于将电压脉冲转换为电流脉冲Ip；和

-二阶低通滤波器(在下面称为FILT)，由电阻器R1和两个电容器C1和C2组成，用于抑制来自相位比较器PFD和电荷泵CP的高频信号，并用于产生滤波电压Vfilt，它被用于控制压控振荡器VCO，从而后者能够产生希望的输出频率Fvco。

要说明的是，参考频率Fref是固定的，并来自表示集成电路中的外部时钟CLK(未示出)的Quartz。

在PLL稳定时的操作模式中，参考频率Fref和输入频率Fdiv相等，都是相应信号的相位，这意味着Fvco＝N*Fref，因子N是常数，输出电压脉冲UP和DN相同并为最小值。结果，电荷泵CP的输出为零电流，并且没有其它电荷加入和移出滤波器FILT。因此，该滤波电压Vfilt恒定，它被稳定了。

此时，锁相环PLL具有下文定义的传递函数，传递函数通过内行公知的小信号分析来计算。

$\frac{\mathrm{\θvco}}{\mathrm{\θref}}=\frac{\mathrm{Kd}*\mathrm{Ip}*\mathrm{Kw}}{N*(C1+C2)*s^2}*\frac{1+R1C1s}{1+R1\frac{C1C2}{C1+C2}s}---\left(1\right)$

θvco表示频域中的输出电压Fvco的相位，θref表示频域中的第一输入信号Fref的相位，而s是复角频。

将看到，传递函数的左手部分表示PLL的增益G，而右手部分表示PLL中包括的滤波器FILT。

如果R1、C1和C2恒定，传递函数的右手部分在复角频附近恒定。相反时，校准通过适当方法也对R1、C1和C2有影响。可以看到，这样定义的传递函数取决于组成它的元件VCO、CP、DIV、C1、C2...，这些元件受制于会使整个传递函数不稳定的内部参数变化Kw、Ip、N...。这些参数的变化归因于例如环境温度、使用的制造方法、元件之间的相互作用、应用的扩展...。要说明的是仅相位比较器PFD具有恒定参数Kd。

为了适当地工作，锁相环要具有稳定的传递函数，即基本恒定的传递函数，因为参数例如稳定性、稳定时间和噪声传递函数的带宽(噪声带宽)直接取决于环路PLL的所述传递函数。要说明的是环路PLL的稳定时间是环路在其除法器DIV的除法因子N改变时需要来改变频率Fvco的时间。为此，环路PLL的噪声传递函数是环路PLL的噪声频响。

因此需要抑制来自不同元件的变化的影响并因此获得常数因子

$\frac{\mathrm{Ip}*\mathrm{Kw}}{N*C}$

其中C表示PLL的滤波器FILT的所有电容器，这里是两个电容器C1和C2。

为了稳定锁相环PLL，使用校准装置CAL来将环路校准在恒定希望频率，从而增益G为常数。这是基于PLL的增益G在电阻R1等于0时直接关联所述PLL的振荡频率Fn的事实，如能在方程式(2)中看到的。实际上，如果电阻R1的值等于0，PLL开始在也称为固有振荡频率的振荡频率Fn振荡，从而

$\mathrm{Fn}=\frac{1}{2\mathrm{\π}}\sqrt{\frac{\mathrm{Kd}*\mathrm{Ip}*\mathrm{Kw}}{N*(C1+C2)}}---\left(2\right)$

电阻R1因此对于PLL的稳定性是必需的。

在校准阶段，将使PLL不稳定、振荡，并通过校正固有振荡频率Fn使它达到预定恒定振荡频率Fno。预定恒定振荡频率Fno是希望作为应用扩展的函数而获得的频率，从而PLL具有最佳性能。

为此，锁相环PLL包括所述校准装置CAL，并且后一装置如图1所示包括：

-第一装置S1，SHORT，用于使锁相环PLL不稳定，从而产生正弦信号Vfilt；这些第一装置S1，SHORT将允许短路滤波器FILT的电阻器R1；

-第二装置COMP，用于从正弦信号产生方信号；和

-逻辑电路LOGIC，用于：

-确定方信号Vs的频率Fs；

-比较所述频率和希望频率Fno；和

-以将方信号频率校正为希望频率Fno的函数为目的控制电荷泵CP。

优选地，校准装置进一步包括第三装置S2，DISCH，用于使锁相环PLL失衡而超出正常工作点，从而由环路PLL产生的所述正弦信号Vfilt具有相对所述正常工作点高并迅速稳定的振幅。

优选地，第二装置COMP是比较器，第一装置S1，SHORT包括与第一中断信号SHORT关联的第一模拟开关S1，具有相对电阻R1低的电阻，和第三装置S2，DISCH包括与第二中断信号DISCH关联的第二模拟开关S2。

按照校准装置CAL的第一非限制性配置，第一开关S1并联滤波器FILT的电阻器R1，而第二开关S2并联滤波器FILT的第二电容器C2。

这样，为了校准PLL，执行以下阶段：

在第一阶段1)中，校准初始化。

在第一子阶段1a)中，电路IC的控制***(未示出)通过开始信号STARTCAL开始校准。该信号被置为高状态，它被发送到环路PLL的逻辑电路LOGIC。校准期开始。

要说明的是，只要所述信号STARTCAL为低状态，就不开始校准。还要说明的是集成电路IC工作在具有参考频率Fref的时钟CLK的上升或下降沿。因此，开始信号STARTCAL当然要被所述外部时钟CLK考虑，那么所述信号STARTCAL要至少等于外部时钟周期CLK。

在第二阶段2)，以下列方式执行校准。

在第二子阶段2a)，使环路PLL不稳定。逻辑电路LOGIC发送第一中断信SHORT给第一开关S1。该开关S1闭合，使PLL不稳定，因为所述开关S1短路电阻器R1(第一电容器C1在内部开关电阻器S1中放电，后者小于滤波器的电阻R1)，并因此消除所述电阻器R1的稳定器的影响。只要发送信号SHORT，所述开关S1就保持闭合。

在第二子阶段2b)，逻辑电路LOGIC发送第二中断信号DISCH给第二开关S2。后者在相应的中断信号DISCH发送期间闭合，所述信号在校准开始时发送与校准期消耗的总时间相比可忽略的一段时间。该第二开关S2闭合的效果是滤波电压Vfilt被放电，即接地或接电压Vdd。

在所述第二开关S2重新开启期间，振荡远离其PLL的也称为平衡点的正常工作点而开始，平衡点由预定为希望应用的函数的集成电路的频率，或等效地由工作模式中的滤波电压Vfilt确定。因此，信号Vfilt的所述振荡迅速具有相对于平衡点高的振幅。

要说明的是，第二开关S2闭合的时间不长。实际上，不再需要它闭合，否则将不必要地延长校准期。

滤波器FILT的电容器迅速放电。因此，在第二开关S2重新开启期间，环路PLL产生具有基本如图2所示的提高振幅的正弦信号Vfilt，该振幅非常迅速地变为恒定，然后振荡稳定。

要说明的是，两个子阶段2a)和2b)可以同时或相继发生。在这两个子阶段连续发生时，第二子阶段2b)优选地在第一子阶段2a)之前实行。实际上，当第一开关S1闭合时，环路PLL变得不稳定并振荡，但是接近其工作点，Vfilt呈现工作模式。振荡因此变慢并且获得要等待很久的大振幅。另一方面，如果第二开关S2预先闭合和开启，PLL远离其正常工作点失衡，并因此以相对于正常工作点高的振幅迅速振荡，大约100mV。此时，等待很少的时间来开始校准。要说明的是，相对正常工作点小的振幅位于10mV附近。

还要说明的是，第一子阶段2a)是必需的，因为没有它，如果仅使用第二开关S2，环路PLL将在一定时间周期后回到其正常平衡点。

在第三子阶段2c)中，比较器COMP将获得的正弦信号Vfilt转换为可被逻辑电路LOGIC使用的方信号Vs。由于所述正弦信号Vfilt的大振幅，比较器COMP能够容易地实现并产生易读的方信号Vs。然后所述方信号Vs发送到逻辑电路LOGIC。

在第四子阶段2d)中，逻辑电路LOGIC测量方信号Vs的振荡频率Fs，比较所述频率Fs和希望的恒定频率Fno，并确定要应用给二阶滤波器FILT以便PLL以希望频率Fno振荡的电荷泵CP的电流值Ip。这优选地利用内行公知的逐次近似计算法来确定。

要说明的是，选择希望频率Fno的值为形成锁相环PLL的元件正常值的函数，从而所述PLL具有最佳性能，不同元件的正常值按照使用的制造技术可知。

为了设置PLL为希望振荡频率Fno，需要有参考时间。采用已知频率Fref的外部时钟CLK的信号REF作为参考时间。

要说明的是，方信号Vs的频率Fs等于给定时间的PLL的固有振荡频率Fn。

要说明的是，方信号Vs的频率Fs低于该输入时钟频率Fref。实际上，对于要稳定的PLL，参考频率Fref高于固有振荡频率Fn并因此高于方信号频率Fs约10倍是必需的。从而，在方信号Ts周期期间计数时钟信号REF中的时钟周期Tref数Nref，并且该数Nref和相应于希望频率Fno的周期的希望数Napp＝Fref/Fno比较。

如果时钟周期Fref的计数Nref小于希望数Napp，就是说PLL以高于希望频率Fno的固有振荡频率Fn振荡。此时，电荷泵CP的电流Ip要降低。相反时，电流Ip要提高。要说明的是，个月振荡频率Fn与电荷泵CP的电流Ip的方根成比例。

显然，可以在方信号Ts并因此在PLL振荡Tn的更高的周期数期间计数参考周期Tref的数，这更有利。实际上，在方信号周期Ts和参考周期Tref之间的比将等于10时，并且如果在方信号的五个周期Ts期间进行计数，将获得1/50的计算精度差，它是1/10精度时的2％，或者在将仅考虑方信号的一个周期Ts时的10％。以这种方式改善了计数精度。

优选地，逻辑电路LOGIC包括内行公知的逐次近似计算逻辑装置。这些逐次近似计算逻辑装置SAR(未示出)基于K比特的字S_MOT。利用逻辑电路LOGIC接收每个比较结果，这里是参考周期数Nref，逐次近似计算逻辑装置SAR将字S_MOT的K比特之一设置为1或0。如果周期数Nref大于周期的希望数Napp，环路的振荡频率Fn小于希望值Fno；字S_MOT的关联当前比特设置为1(以便提高电流并因此增加振荡频率Fn，从而更接近希望值)，并且下一比特设置为1；然后电流Ip由关联当前比特的加权提高。相反时，关联当前比特设置为0，并且电流由关联当前比特的加权降低。

对于K比特，逻辑电路仅需要K次迭代，字S_MOT的每个比特一次，迭代这里对应方信号Vs的K个周期Ts，也或者是K个振荡周期Tn。因此，近似计算装置SAR以计算的参考周期数Nref的函数来产生K比特字的数字校正信号S_MOT，其中K确定用于确定校正方法的步骤数。

这些近似计算装置SAR还允许在执行校准期时将K个校正比特保持在存储器中。从而，这允许电荷泵CP利用这K个比特作为输入，并从其得到校正信号。因此，K比特的字S_MOT发送到电荷泵CP，CP将所述字S_MOT转换为校正PLL的滤波电压Vfilt的模拟信号。校正是逐渐进行的，因为它是数字校正信号S_MOT的函数，S_MOT在电荷泵CP循环产生，直至关联电压Vfilt的频率达到希望频率Fno。该字S_MOT因而允许确定滤波电压Vfilt和因此确定关联的固有振荡频率Fn的精确校正。要说明的是，电荷泵CP将字S_MOT转换为模拟校正电流并在输出发送相应校正电压。

这样，逻辑电路LOGIC以可以以下列方式执行的算法工作。

1.设置信号SHORT和DISCH为高状态并初始化电荷泵CP的比特＝100000(S2和S1闭合)；

2.(为滤波器FILT放电)等待xxx微秒；

3.复位信号DISCH为零(S2开启和S1闭合)；

4.为PLL以稳定方式振荡(正弦信号的振幅为高)等待yyy微秒；

5.n＝K(SAR的比特数)直至1：

1.计数方信号Vs第一上升沿和下一上升沿之间(即PLL的1个周期Tn)的时钟信号REF的周期数Nref；

2.对于下一上升沿，如果Nref＞Napp，则S_MOTbits[n]＝1；

3.S_MOTbits[n-1]＝1；

6.设置信号SHORT为零(S1开启)；

7.(为PLL重新稳定)等待zzz微秒；

8.设置校准结束信号CALDONE为1(校准结束，返回工作模式)。

在第三阶段3)，当校准即固有振荡频率Fn的校正结束时，已经使用了字S_MOT的所有比特(它们已经利用内部计数器(未示出)计数)，停止信号CALDONE由逻辑电路LOGIC发送给集成电路IC的控制***。然后校准停止。第一中断信号SHORT不再发送，被设置为低状态。第二开关S1因此重新开启，并且集成电路IC回到工作模式。为此，比较器COMP不起作用，即关闭。比较器COMP因此在不使用时没有任何电流消耗，使得能够节省能量。

要说明的是，通过包含集成电路IC的接收机的每次初始化或“开电复位”来执行校正期是有利的。这允许在开电复位期间重新初始化从逻辑电路SAR的存储器删除了的字S_MOT。

此外，要说明的是，该校准期优选地大约是一分钟地循环重复(可以编程的周期)，每次接收机停止即不与基站通信。这些不通信期在移动电话的通信控制器(未示出)的接收机中已知。这允许随时间自适应并且考虑电路DEVICE的偏置电压的变化，所述电压以所述电路元件随时间的演变的函数、温度的函数...变化。

一个校准的示例在图2和3中说明。在该示例中，PLL用1.8V的供电电压工作。

在图2中，在时间t0之前，即工作模式中的校准期之前，滤波器FILT的输入电压Vfilt在该示例中恒定并等于0.9V。

在时间T0，校准的开始信号STARTCAL被集成电路IC触发，并且信号SHORT和DISCH由逻辑电路LOGIC发出。第一开关S1闭合，使得PLL不稳定。第二开关S2也闭合，滤波电压Vfilt接地，直到其中第二中断信号DISCH再次设置为低状态的时间T1为止。电容器C1和C2在第二开关S2中放电。

在几微秒以后，此时是5微秒，第二开关S2开启。在其开启时刻，PLL开始振荡并产生正弦信号Vfilt，其振幅与恒定0.9V相比高，所述信号在约0.2V和1.5V之间振荡。如可看到的，高振幅迅速稳定。在所示示例中，滤波电压Vfilt的最大和最小值分别是0V和1.8V。正弦曲线电压在约40μs结束时变稳定(然而如果第一开关S1首先闭合，将在1ms以后得到稳定信号)，并且因此在0.4V和1.4V之间振荡。

随后，比较器COMP切换为使用。从而产生对应正弦信号Vfilt的方信号Vs。方信号Vs在端值0V和1.8V之间变化。所述方信号Vs然后发送到逻辑电路LOGIC中，LOGIC在随后的步骤中利用字S_MOT确定要对方信号Vs的频率Fs进行的达到希望频率Fno的校正。

要再次说明的是，第二中断信号DISCH具有与整个校准期相比可忽略的一段时间，即百分之几，其间滤波器FILT被放电。

字S_MOT的每个比特表示电流Ip的加权。在该示例中，字由6比特形成。因此，在该示例中，6比特具有各加权1/2、1/4、1/8、1/16、1/32、1/64，第6比特，最高有效位MSB，具有最大加权1/2。在校准开始以前，第6比特设置为1，并且所有其它比特为0。在第一振荡周期Tn1期间，方信号Vs的周期数Nref低于希望周期数Napp。第6比特设置为0，第5比特设置为1，并且电荷泵CP的电流Ip被修改。PLL的振荡频率Fn以电荷泵CP电流的新值的函数变化，并且比较器COMP留下对应频率Fs的方信号Vs。

在第二振荡周期Tn2期间，方信号Vs的周期数Nref再一次低于希望的周期数Napp。第5比特设置为0，第4比特设置为1并且电荷泵CP的电流Ip被修改。PLL的振荡频率Fn以电荷泵CP电流的新值的函数变化，比较器COMP留下对应方信号Vs的新频率Fs...等等直到第六振荡周期Tn6，其中所有6个比特都已经被正确地确定，并且其中PLL以希望的频率Fno振荡。

下表是字S_MOT的6个比特确定的示例。

迭代	Nref-Napp	S_MOT	比特	加权	值
						开始123456	＜0＜0＞0＜0＞0＜0	100000010000001000001100001010001011001010	543210	1/21/41/81/161/321/64	001010

要说明的是，字S_MOT中的比特数K越高，校准的步幅越小并因此越精确。

在图3中示出了相对时间绘制的PLL的振荡频率Fn。在该示例中，已经考虑了以下值。Fref＝24MHz，Nref＝197，希望Fno＝24.10⁶/197＝121.83kHz。在点A的振荡稳定(信号DISCH复位为0)以后，逐次近似计算开始了。可以看到，150μs以后，在对应逐次近似计算逻辑装置SAR的K次迭代的点B，PLL的振荡频率Fn逐渐收敛到希望频率Fno而达到121.69kHz的值。

当校准结束时，在时间T2，逻辑电路LOGIC设置信号SHORT为低状态，并发送校准结束信号CALDONE至集成电路IC的控制***。当该信号SHORT复位为低状态时，第一开关S1再次开启，并且滤波器的电阻器R1再次担任环路PLL的稳定器的角色。为此，校准结束信号告知PLL它可以回到工作模式。但是，可以看到，比较器COMP不再起作用，并且滤波器电压Vfilt再次变稳定即恒定。

按照锁相环PLL的第二实施例，在图7中说明了PLL不再在其滤波环路FILT中包括电阻器R1。电阻器R1由附加电荷泵CPA代替。为此，锁相环PLL的压控振荡器VCO包括电压电流转换器VTOI和流控振荡器CCO。

附加电荷泵CPA具有和先前所见第一实施例的电阻器R1相同的稳定功能。为了稳定环路PLL，该附加电荷泵CPA在压控振荡器VCO的节点直接注入电流IpA。附加电流IpA发送给位于电压电流转换器VTOI和流控振荡器CCO之间的连接点，如可在图7中看到的。

此时，为了使锁相环PLL不稳定，需要从该附加电荷泵CPA切断电流IpA。为此，逻辑电路LOGIC发送中断信号SHORT给附加电荷泵CPA。后者包括内部电流中断电路(未示出)，在接收到中断信号SHORT时，它中断所述电荷泵CPA的电流IpA。用于使锁相环PLL不稳定的第一装置因此是中断信号SHORT和附加电荷泵CPA的内部电流中断电路。此时，第二开关S2并联第一电容器C1，并且校准装置CAL不再包括第一开关S1。

显然，发明的范围不仅限于上述实施例，而是可以不离开发明的宗旨和范围来应用变化和修改。因此，如图5所示，按照二阶滤波器上的校准装置CAL的第二配置，第一开关S1串联在第一电容器C1和电阻器R1之间。

此外，要说明的是，包括在PLL中的二阶滤波器现在被图4中表示的一阶滤波器乃至图6中表示的三阶滤波器代替。

因此，在图4中，第一开关S1并联电阻器R，而第二开关S2并联相对第一开关S1的滤波器的电容器C。

在图5中可以看到第二开关S2并联第三电容器C3，在第一开关S1中并联电阻器R1或并联第二电阻器R2。

要说明的是，实际中，可以利用包括具有0.18μmCMOS技术的环路PLL的集成电路。开关S1和S2则是模拟CMOS互补开关，而比较器COMP是跟随着差分转换单输出级的NMOS对。

这样，发明提供大量下文列出的优点。

首先，按照发明的校准方法简单。它不是基于锁相环的每个元件参数的精确测量，并且不是要补偿每个元件的变化，后者呈现一定的难度。

此外，该方法在仅对通常存在的电路的外部时钟信号进行参考的同时，不需要附加外部参考电流或电压的提供。因此，一方面，避免了产生外部电路来产生这样的电流和电压的需要，并且另一方面，避免了利用复杂计算来进行这样的电流和电压的精确测量。

第二，集成电路的校准装置易于使用，因为它们仅简单地利用了模拟元件，例如开关和比较器，此外它们还很小，因此不会在集成电路的硅片上占据多少地方。

此外，这些校准装置在它们不工作时即校准期不起作用时没有电流消耗。

最后，校准方法灵活，并且可容易地适应各种滤波器配置和各种工作频率，如上所见。

显然，发明不仅限于移动电话领域，它可以扩展到其它领域，特别是所有那些利用锁相环是必须的集成电路的领域、涉及利用例如蓝牙标准或通信协议LAN的电信领域、成像领域、电视领域......

本文中参考符号不应解释为限制所述文字。

动词“包括”和其变形不必以限制的方式解释，即不排除不仅在所述动词之后列出的元件之外的元件的存在，而且也不排除已经在所述动词之后列出并且之前加上冠词“一个”的多个元件的存在。

虽然描述了IC电路，但是发明涉及可以不是集成电路的任何电路的情况。

Claims (7)

1.一种包括锁相环(PLL)、电荷泵(CP)和环路的校准装置(CAL)的集成电路(IC)，特征在于校准装置(CAL)包括：

-第一装置(S1，SHORT)，用于使锁相环(PLL)不稳定从而提供正弦信号(Vfilt)；

-第二装置(COMP)，用于从正弦信号(Vfilt)产生方信号(Vs)；和

-逻辑电路(LOGIC)，用于：

-确定方信号(Vs)的频率(Fs)；

-比较所述频率(Fs)和希望频率(Fno)；和

-以将方信号频率(Fs)校正为希望频率(Fno)的函数为目的控制电荷泵(CP)。

2.如权利要求1所述的集成电路，特征在于校准装置(CAL)进一步包括第三装置(S2，DISCH)，用于使锁相环(PLL)远离正常工作点振荡，从而所述正弦信号(Vfilt)具有与所述正常工作点相比高并且迅速稳定的振幅。

3.如权利要求1所述的集成电路，特征在于电荷泵(CP)在相继的步骤中校正方信号(Vs)的频率(Fs)。

4.一种校准包括电荷泵(CP)的集成电路(IC)中所包括的锁相环(PLL)的方法，特征在于它包括阶段：

-使锁相环(PLL)不稳定从而产生正弦信号；

-从正弦信号(Vfilt)产生方信号(Vs)；

-确定方信号(Vs)的频率(Fs)；

-比较所述频率(Fs)和希望频率(Fno)；和

-以将方信号频率(Fs)校正为希望频率(Fno)的函数为目的控制电荷泵(CP)。

5.如权利要求4所述的校准锁相环(PIL)的方法，特征在于它包括附加阶段：使锁相环(PLL)远离正常工作点振荡，从而所述正弦信号(Vfilt)具有与所述正常工作点相比高并且迅速稳定的振幅。

6.如权利要求4所述的校准锁相环(PLL)的方法，特征在于控制电荷泵(CP)的阶段在相继的步骤中进行。

7.一种包括如权利要求1-3任一权利要求所述的集成电路(IC)的接收机。

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