CN1645624A - 具有低栅极电荷和低导通电阻的半导体器件及其制造方法 - Google Patents

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Abstract

具有减少的栅极电荷和减小的导通电阻的半导体器件及其制造方法，在一个实施例中，半导体器件包括第一导电类型的半导体材料，在半导体材料中设置第二导电类型的本体区。本体区与JFET区相邻。第一导电类型的源极区设置在本体区中。在半导体材料上设置栅极层，并且在JFET区上具有第一开口，在本体区上具有第二开口。

Description

具有低栅极电荷和低导通电阻的半导体器件及其制造方法
技术领域
本发明一般涉及半导体器件，更具体地，涉及具有减小的导通电阻和栅极电荷的半导体器件及其制造方法。
背景技术
存在对更高效的功率半导体器件的需要，特别是用在高频应用中的功率金属氧化物硅场效应晶体管(MOSFET)器件。希望具有低导通电阻、低栅极电荷和快速开关能力的功率器件。
在高频应用中，需要具有低栅极电荷的功率器件，以便限制降低整个***效率的开关损耗。另外，当功率器件用在低侧应用(low sideapplication)中，例如，降压转换器(buck converter)的低侧，时，希望低于阈值电压的栅极-漏极电荷与栅极-源极电荷的比例(即，Qgd/Qgs(th))较低，以防止同样会降低***效率的错误导通或贯通电流。为了实现低Qgd/Qgs(th)，希望制造具有低栅极-漏极电容的功率器件。
由于过去制造的平面的垂直功率器件在设计中用来降低导通电阻的变化对其它性能参数有不利的影响，所以不能实现低导通电阻和低栅极电荷。这些性能参数的折衷对于器件设计者是困难的选择，采用在过去使用的常规平面MOSFET结构不容易解决。
可以用沟槽结构代替平面结构来制造功率器件。设计沟槽MOSFET来得到更低的导通电阻。但是，现在能够得到的沟槽MOSFET具有高栅极电荷，因此，不适用于高频应用。
因此，存在对在高频应用中提供低导通电阻和低栅极电荷的器件结构的需要。另外，这种器件以成本有效的方式制造是有利的。
发明内容
根据本发明的一个方面，提供一种半导体器件，特征在于：具有第一导电类型和第一主表面的半导体材料；第二导电类型的本体区，设置在半导体材料中，从半导体材料的第一主表面延伸进入半导体材料的一部分；与本体区相邻的JFET区；设置在本体区中的第一导电类型的源极区；以及设置在半导体材料的第一主表面上的栅极层，在JFET区上具有第一开口，在本体区上具有第二开口。
根据本发明的另一方面，提供一种制造半导体器件的方法，特征在于包括以下步骤：提供具有第一导电类型和第一主表面的半导体材料；在半导体材料中形成第二导电类型的本体区，从半导体材料的第一主表面延伸进入半导体材料的一部分，其中本体区与JFET区相邻；在本体区中形成第一导电类型的源极区；以及在半导体材料的第一主表面上形成栅极层，在JFET区上具有第一开口，在本体区上具有第二开口。
根据本发明的再一方面，提供一种制造半导体器件的方法，特征在于包括以下步骤：提供具有第一导电类型和第一主表面的半导体材料；在半导体材料中形成第二导电类型的本体区，从半导体材料的第一主表面延伸进入半导体材料的一部分，其中本体区与JFET区相邻；在本体区中形成第一导电类型的源极区；以及在半导体材料的第一主表面上形成栅极层；在栅极层上形成介质层；在JFET区上的介质层和栅极层中形成第一开口；以及在本体区上的介质层和栅极层中形成第二开口，其中第一开口和第二开口在同一个步骤期间形成。
附图说明
图1示出了在根据本发明的制造开始阶段器件的一部分的剖面图；
图2示出了在根据本发明的进一步的工艺中图1的器件的剖面图；
图3示出了在根据本发明的进一步的工艺中图2的器件的剖面图；
图4示出了在根据本发明的进一步的工艺中图3的器件的剖面图；
图5示出了在根据本发明的进一步的工艺中图4的器件的剖面图；
图6示出了在根据本发明的进一步的工艺中图5的器件的剖面图；
图7示出了在根据本发明的制造开始阶段器件的备选实施例的一部分的剖面图；
图8示出了在根据本发明的进一步的工艺中图7的器件的剖面图；
图9示出了在根据本发明的进一步的工艺中图8的器件的剖面图；以及
图10示出了在根据本发明的进一步的工艺中图9的器件的剖面图。
为了说明的简单和清楚，各图示出了结构的一般方式。省略了众所周知的特性和技术的介绍和细节，以避免不必要的模糊本发明。而且，在不同附图中相同的参考数字表示相同的元件，并且在附图中的元件没有按比例绘出。
具体实施方式
通常，本发明涉及半导体器件及其制造方法，其中器件结构具有低导通电阻和低栅极电荷，用在高频应用中。更具体地，本发明涉及垂直功率半导体器件及其制造方法。通过提供***栅极结构，可以实现本发明的优点。***栅极结构在器件的JFET区的栅极层中具有开口。该栅极层中的开口提供减小的栅极-漏极电容。
通过参考图1-10和随后的详细介绍，能够更好地理解本发明。为了容易理解，只显示出了器件的一部分，以便更好的关注本发明的新颖特性。虽然用特定导电类型的n沟道器件说明根据本发明的器件，但是导电类型可以反过来，以提供p沟道器件。另外，将说明本发明的器件，以显示出单元设计(其中体区为多个单元区)或单个体设计(其中体区由以拉长的图形成成的单个区域构成，通常为蜿蜒的图形)。但是，为了容易理解，在本说明书中以单基底设计来说明本发明的器件。应当理解，本发明试图包括单元设计(cellular design)和单基底设计(single base design)。
图1示出了在根据本发明的半导体器件10的一部分的放大剖面图。在本实施例中，器件10为垂直功率MOSFET。器件10包括半导体材料本体20，优选地包括第一导电类型的半导体衬底21和放在半导体衬底21上的也是第一导电类型的外延半导体层22。半导体材料20包括第一主表面24。对于n沟道器件，半导体衬底21和半导体层22由n型材料构成。半导体衬底21的电阻率优选地在大约0.001到0.005欧姆-cm范围内，并且可以用砷掺杂。半导体层22的电阻率取决于器件10的所需额定电压，并且例如在大约0.15到0.50欧姆-cm范围内。半导体层22可以用磷掺杂。半导体层22的厚度取决于器件10的所需额定电压，但是可以在大约2.5到5.0微米的范围内。
图1还示出了在第一主表面24上形成的场介质层27。所显示的场介质层27已经使用常规光刻和蚀刻技术构图在器件10的场区域25中留下场介质层27的一部分，并且去掉在器件10的有源区26中的场介质层27的一部分。优选地，场介质层27由二氧化硅构成，并通过大约900到1000摄氏度(℃)的范围内的温度下的热氧化形成，并且厚度大约为3000到6000埃。
接着，在半导体材料20的第一主表面24和场氧化层27上形成栅极介质层29。栅极介质层29优选地由厚度大约为100到800埃的二氧化硅构成。由于栅极介质层29由与场介质层27相同的材料构成，所以为了说明方便，在场介质层27下面没有单独显示栅极介质层29。
仍参考图1，在半导体材料20上形成栅极层30。栅极层30优选地由难熔金属、难熔金属硅化物或多晶硅(例如，多晶硅)构成，并且淀积到大约3000到6000埃的厚度。在优选实施例中，栅极层30由钨或钨的硅化物构成。当栅极层30由多晶硅层构成时，栅极层30为第一导电类型，并且通过以大约40keV的注入能量采用大约2.0×1015到1.0×1016atoms/cm2的剂量注入磷形成。
接着，在栅极层30中形成一个开口或多个开口31。使用常规光刻和蚀刻步骤形成开口31。在过去的半导体器件中，不形成开口31。如在下面更详细说明的那样，开口31提供减小的栅极-漏极电容，从而提供更少的栅极电荷。
可选地，在半导体层22中从第一主表面24延伸进入半导体层22的一部分到大约0.5到1.5微米的深度，形成第一导电类型的JFET杂质区32。JFET杂质区32降低了器件10的导通电阻。注入JFET杂质区32的区域包括器件10的JFET区或漏极区部分41(如图3所示)。JFET杂质区32优选地具有大约1.0×1016到1.0×1017atoms/cm3的杂质浓度，并且通过以大约60到80keV的注入能量采用大约3.0×1011到3.0×1012atoms/cm2的剂量注入磷形成。
现在参考图2，在半导体材料20上形成层间介质(ILD)层33。ILD层33优选地用淀积的大约3000到6000埃厚的氧化物(例如，TEOS氧化物)构成。或者，ILD层33包括第一氧化硅层34、氮化硅层35和第二氧化硅层36。第一氧化硅层34的厚度优选地在大约200到600埃的范围内。氮化硅层35的厚度优选地在大约500到1500埃的范围内，并且用常规方法淀积。第二氧化硅层36优选地由淀积的氧化物(例如，TEOS氧化物)构成，并且厚度在大约3000到6000埃的范围内。ILD层33填充开口31的部分代替过去制成的器件的栅极层30的材料。
现在参考图3，进行光刻和蚀刻步骤，在器件10的有源区26中的ILD层33和栅极层30中形成开口38。接着，通过开口38在半导体层22中形成本体区40。本体区40为第二导电类型，并且优选地通过以大约40keV的能量采用大约1.5×1013到6.0×1013atoms/cm2的剂量注入硼，随后对器件10进行热循环，从而本体区40从第一主表面24延伸进入半导体层22大约1.0到3.0微米来形成。在这里所介绍的实施例中，开口38为单个连续的开口，并且本体区40为单个连续的区域，并且所显示的是示出了蛇形图形的几个指形部分的剖面。或者，本体区40由多个本体区形成。
仍然参考图3，本体区40的相邻部分之间的区域定义了器件10的JFET或漏极区部分41。优选地开口31不延伸进入本体区40，以防止阈值电压变得太高。但是，为了最小化栅极到漏极的叠加电容，优选地开口31延伸到本体区40的边缘附近，或者放置在所有JFET区41的上面。优选地，开口31放置在JFET区41上面大约30％到大约100％。在栅极层30中的开口31在栅极层30与JFET区41之间提供减小的重叠，导致形成的器件10具有减小的栅极-漏极电容。
可选地，为了进一步减小器件10的导通电阻，进行高倾斜角注入形成本体区40。优选地，在旋转时进行倾斜注入。通过使用倾斜注入，可以实现更重和更精确的控制靠近第一主表面24的杂质浓度。在优选实施例中，倾斜角在20到60度之间。在更优选的实施例中，倾斜角在35到60度之间。当使用优选旋转时，例如，器件10注入四次，在每次注入之间旋转90度。另外，可以实现减少的热循环，以进一步本体区40的深度到大约0.6到1.0微米。在优选实施例中，减少的热循环为800到1000℃的温度持续大约60到90分钟。本体区40更浅的深度导致器件10的导通电阻进一步减小。
现在转到图4，在半导体材料20上形成光致抗蚀剂层42，并构图，在场区域25中的开口38中和ILD层33上留下阻挡部分。然后，在本体区40中的半导体层22中形成源极区44，并从第一主表面24延伸到大约0.2到0.5微米的深度。源极区44为第一导电类型。光致抗蚀剂层42的部分阻挡源注入进入本体区40的部分。注意，在与场区域25相邻的本体区40中形成源极区44的一部分，从而器件10的该部分仅形成器件10的有源单元的一半。沟道长度45由栅极层30下面的本体区40的边缘和源极区44的边缘定义。如果本体区40制造得更浅，则可以得到更短的沟道长度45。通过以大约80keV，采用大约3.0×1015到1.0×1016atoms/cm2的剂量注入砷形成源极区44。在单个基底设计中，源极区44具有拉长的形状。在单元设计中，源极区44具有拉长的环形(示出的剖面图截自环的中间)。
现在转到图5，在与ILD层33相邻的开口38的侧壁上形成隔离物46。通过淀积TEOS到大约3000到6000埃的厚度形成隔离物46，然后在有源区26中干蚀刻，留下隔离物46。然后，使用隔离物46作为掩模，通过开口38形成第二导电类型的接触区47。接触区47或者包括多个区域或者包括单个拉长的区域。形成接触区47以便为在第一主表面24的本体区40提供更低的接触电阻。另外，接触区47还降低了在源极区44下面的本体区40的表面电阻，这提高了器件10的能量处理能力。优选地，通过以大约40keV，采用大约5.0×1014到5.0×1015atoms/cm2的剂量注入硼形成接触区47。如果制造具有单元设计的器件10(具有多个间隔开的各个本体区)，则器件10将包括多个开口38、本体区40、源极区44(每个为环形)、接触区47和隔离物46。
现在转到图6，使用常规光刻和蚀刻步骤在场区域25中的ILD层33中形成开口48，为栅极层30提供接触区。接着，使用标准的光刻和蚀刻步骤淀积并构图金属层，形成栅极金属层50和源极金属层51。对于漏极接触，在半导体材料20上进行背研磨(back grind)，专门减小衬底层21的厚度。然后在半导体材料20的第二主表面60上淀积漏极金属层62。栅极金属层50和源极金属层51优选地由钛、氮化钛和铝硅铜构成。栅极金属层50电连接到栅极层30。源极金属层51电连接到源极区44和接触区47。漏极金属层62优选地由钛、镍和银构成。
现在转到图7，介绍根据本发明的器件110的备选实施例。器件110类似于器件10，除了ILD层33淀积在栅极层30上而不形成开口31。接着，如图8所示，使用光刻和蚀刻步骤在ILD层33和栅极层30中同时形成开口138和131。这样，开口138和131自对准，消除了在器件10的开口31和38之间可能存在的任何光刻对准公差问题。这允许开口131比开口31更大，能够进一步减小栅极到漏极的电容。
可选地，然后通过开口131形成JFET杂质区32。在形成JFET杂质区32期间可以掩蔽或不掩蔽开口138。然后，在形成本体区40期间(结合图3中的介绍)，在开口131上形成掩模层(未示出)。然后去掉掩模层，并且如图4所介绍的继续进行处理。
图9示出了在器件110上淀积隔离物介质层(未示出)之后，在稍后的制造步骤中的器件110。隔离物介质层优选地包括淀积的氧化物(例如，TEOS)，并且厚度在3000到6000埃之间的范围内。在回蚀隔离物介质层之前，在开口131上形成并构图掩模层(未示出)，从而在回蚀步骤之后留下介质层或区域460，形成隔离物46。对器件110进行结合图5和6所介绍的处理，提供图10所示的结构。
由此，通过在栅极层30中的开口31或开口131，本发明的器件10或110具有减少的栅极电荷。可选地，通过在JFET区41中提供第一掺杂区32可以实现更低的导通电阻。具有或不具有第一掺杂区32的器件10适于用在高频和快速开关的应用中。如果需要进一步提供性能，可以采用倾斜注入形成本体区40，以实现更进一步减小导通电阻。此外，形成器件10的工艺容易集成到形成功率器件的已有方法中，因此，本发明的工艺是非常成本有效的。
因此，根据本发明，显然通过提供***栅极层或在器件的JFET区上的栅极层中的开口而提供了一种具有低栅极电荷的器件。
虽然参考本发明的特定实施例介绍和说明了本发明，但是这不意味着本发明限于这些说明性的实施例。本领域的技术人员应当认识到，不脱离本发明的精神可以进行修改和变型。
此外，在介绍和权利要求书中的术语第一、第二、第三等，如果有的话，用来区分类似的元件，而不一定是描述先后顺序或时间顺序。还应当理解，这里使用的术语在适当的情况下可以互相交换，并且这里介绍的本发明的实施例能够以除这里介绍或说明的顺序之外的其它顺序操作。
此外，在介绍和权利要求书中的术语上部、下部、上面、下面等，如果有的话，是为了描述的目的，而不一定用来描述相对位置。应当理解，这里使用的术语在适当的情况下可以互相交换，并且这里介绍的本发明的实施例能够以除这里介绍或说明的顺序之外的其它方向操作。
因此，本发明试图包括所有这种变型和修改，使其落入附带的权利要求书的范围内。

Claims (10)

1.一种半导体器件，特征在于：
具有第一导电类型和第一主表面的半导体材料；
第二导电类型的本体区，设置在半导体材料中，从半导体材料的第一主表面延伸进入半导体材料的一部分；
与本体区相邻的JFET区；
设置在本体区中的第一导电类型的源极区；以及
设置在半导体材料的第一主表面上的栅极层，在JFET区上具有第一开口，在本体区上具有第二开口。
2.根据权利要求1的半导体器件，特征还在于：
在JFET区中的半导体材料中设置第一导电类型的第一掺杂区。
3.根据权利要求1的半导体器件，特征还在于在半导体材料上的第一开口中设置层间介质层。
4.根据权利要求1的半导体器件，其中在JFET区的大约30到100％的区域上设置第一开口。
5.一种制造半导体器件的方法，特征在于包括以下步骤：
提供具有第一导电类型和第一主表面的半导体材料；
在半导体材料中形成第二导电类型的本体区，从半导体材料的第一主表面延伸进入半导体材料的一部分，其中本体区与JFET区相邻；
在本体区中形成第一导电类型的源极区；以及
在半导体材料的第一主表面上形成栅极层，在JFET区上具有第一开口，在本体区上具有第二开口。
6.根据权利要求5的方法，特征还在于包括在JFET区中的半导体材料中形成第一导电类型的第一掺杂区的步骤。
7.根据权利要求5的方法，特征还在于包括在第一开口上形成层间介质层的步骤。
8.根据权利要求5的方法，特征还在于包括以下步骤：
在栅极层中的第二开口中形成隔离物；
在本体区中形成第二导电类型的第二掺杂区；
在半导体材料上形成并构图第一金属层，形成电连接到栅极层的栅极金属层和电连接到源极区的源极金属层；以及
在半导体材料的第二主表面上形成第二金属层。
9.根据权利要求5的方法，其中形成第一开口的特征在于在JFET区的大约30到100％的区域上形成第一开口。
10.一种制造半导体器件的方法，特征在于包括以下步骤：
提供具有第一导电类型和第一主表面的半导体材料；
在半导体材料中形成第二导电类型的本体区，从半导体材料的第一主表面延伸进入半导体材料的一部分，其中本体区与JFET区相邻；
在本体区中形成第一导电类型的源极区；以及
在半导体材料的第一主表面上形成栅极层；
在栅极层上形成介质层；
在JFET区上的介质层和栅极层中形成第一开口；以及
在本体区上的介质层和栅极层中形成第二开口，其中第一开口和第二开口在同一个步骤期间形成。
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