CN1637796A - 包括移位寄存器的驱动电路以及使用其的平板显示器件 - Google Patents

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Abstract

一种用于平板显示器件的驱动电路，包括：产生m相循环使能控制时钟和n相循环形状产生时钟的第一和第二产生器件；和多个移位寄存器级，其使用所述的m相循环使能控制时钟和n相循环形状产生时钟产生输出信号。每个移位寄存器级包括：接收m相循环使能控制时钟的输入端；第一和第二结点，其使用m相循环使能控制时钟分别输出第一和第二信号；与第一结点连接并接收n相循环形状产生时钟的第一晶体管；与第二结点和第一晶体管连接的第二晶体管；以及位于第一与第二晶体管之间并输出一个输出信号的输出端用于。

Description

包括移位寄存器的驱动电路以及使用其的平板显示器件
本申请要求2003年12月27日在韩国递交的韩国专利申请No.10-2003-0098134和2004年5月28日在韩国递交的韩国专利申请No.10-2004-0038075的权益，在此引用该申请作为参考。
技术领域
本发明涉及一种平板显示器，特别涉及一种包括移位寄存器的驱动电路和使用其的平板显示器件。
背景技术
阴极射线管(CRT)用作诸如电视机和监视器的显示器件。不过，CRT具有多个缺点，如重量重，体积大和驱动电压高。因而，由于信息时代的到来，近年来具有便携性和低能耗的平板显示(FPD)器件受到了很多研究。在多种类型的FPD器件中，液晶显示(LCD)器件和电致发光显示(ELD)器件由于高分辨率，显示彩色的能力以及显示运动图像，因此被广泛地用作笔记本电脑和台式计算机的监视器。
通常，LCD器件包括使两基板的电极彼此相对设置的两基板。液晶层位于各电极之间。当两电极之间施加电压时，产生电场。电场通过重新定向液晶分子而调节液晶层的透光率，从而在LCD器件中显示图像。另一方面，ELD器件利用电致发光现象，从而当向荧光材料施加超过临界强度的电场时发光。ELD器件按照源激发载流子分成无机型和有机型。由于有机电致发光显示(OELD)器件在显示全彩色图像和运动图像时的优异性，使其获得广泛使用。此外，OELD器件对视角没有限制，并且具有高亮度和低驱动电压的特点。
FPD器件如LCD器件和OELD器件包括将RGB数据和外部驱动***的多个控制信号转变成适当电信号的电路单元，和利用电信号显示图像的显示板。通常，电路单元形成在与显示板不同的基板上，并具有栅驱动器和数据驱动器。
近来，广泛使用有源矩阵型显示板，其中具有按矩阵设置的多个像素区，并且在每个像素区中形成有诸如薄膜晶体管(TFT)的开关元件。通过重复光刻工序制造TFT。在制造像素区中的TFT时，可以在像素区的***处形成一部分驱动电路。由于驱动电路部分地形成于显示板中，不会增加光刻工序，从而降低制造成本。特别是，可以高度可靠地在显示板中形成具有相对较低驱动频率的栅驱动器。
图1为表示根据现有技术具有栅驱动器的有源矩阵型平板显示器件的示意性平面图。在图1中，有源矩阵型显示器件10包括显示板20和驱动显示板20的电路单元30。显示板20具有：像素阵列22，其包括栅线(未示出)、与栅线相交以限定多个像素区的数据线(未示出)以及与相应栅线和数据线连接的像素TFT(未示出)；以及包括多个与栅线连接的驱动TFT的栅驱动器24。由于多个驱动TFT与像素TFT同时形成，因此无需附加的光刻工序。电路单元30包括产生多个驱动信号的源电路32，和与源电路32连接的数据驱动器34。数据驱动器34可以为在挠性印制电路(FPC)上形成驱动器集成电路(IC)34a的载带封装(TCP)型。
图2为表示根据现有技术的图1栅驱动器24的示意性方块图。在图2中，栅驱动器24包括多个现有技术的移位寄存器级“SRS1R”、“SRS2R”和“SRS3R”，和将时钟输送给多个移位寄存器级“SRS1R”、“SRS2R”和“SRS3R”的时钟线26。像素阵列22(图1)的多条栅线“g1”、“g2”和“g3”分别与多个移位寄存器级“SRS1R”、“SRS2R”和“SRS3R”的输出端相连接，并且多个移位寄存器级“SRS1R”，“SRS2R”和“SRS3R”向多条栅线“g1”、“g2”和“g3”依次输出信号。由于移位寄存器级的每个输出端与下一移位寄存器级的输入端连接，因此每个移位寄存器级的栅信号用作下一移位寄存器级的起始信号。
图3为表示根据现有技术的栅驱动器24的输出信号的时序图。在图3中，多个现有技术移位寄存器级“SRS1R”、“SRS2R”和“SRS3R”依次将输出信号“Vg1”，“Vg2”和“Vg3”分别输送给多条栅线“g1”、“g2”和“g3”(图2)。因此，分别与多条栅线“g1”，“g2”和“g3”相连的多个像素TFT相继导通。由于栅驱动器24仅产生方波，栅驱动器24的输出信号具有简单形状，且输出信号的形状在栅驱动器24形成之后不会改变。
图4所示为根据现有技术用于平板显示器件的显示板中并采用两相时钟的栅驱动器的示意性电路图，图5所示为表示由图4的栅驱动器输入和输出的信号的示意时序图。
在图4中，栅驱动器包括采用两相时钟CLK1和CLK2的多个移位寄存器级“SRS1R”、“SRS2R”和“SRS3R”。每个移位寄存器级“SRS1R”，“SRS2R”和“SRS3R”包括移位寄存器单元“SRU1”、“SRU2”或“SRU3”，以及彼此串联并与相应移位寄存器单元连接的第一和第二晶体管“T1”和“T2”。输出信号“Vg1”，“Vg2”和“Vg3”从第一晶体管“T1”与第二晶体管“T2”之间的连接部分分别输出给像素阵列中的多条栅线“g1”、“g2”和“g3”。在第一移位寄存器级“SRS1R”中，第一晶体管“T1”与第一时钟线26a连接，第二晶体管“T2”接地。在第二移位寄存器级“SRS2R”中，第一晶体管“T1”与第二时钟线26b连接，第二晶体管“T2”接地。同样，多个移位寄存器级“SRS1R”、“SRS2R”和“SRS3R”的第一晶体管“T1”交替地与第一和第二时钟线26a和26b连接，多个移位寄存器级“SRS1R”、“SRS2R”和“SRS3R”的第二晶体管“T2”接地。
第一和第二晶体管“T1”和“T2”的栅极分别与相应移位寄存器单元“SRU1”、“SRU2”和“SRU3”的Q结点和Qb结点连接。当Q结点为高电平状态，Qb结点为低电平状态时，第一晶体管“T1”导通，第二晶体管“T2”截止。因此，移位寄存器级“SRS1R”、“SRS2R”和“SRS3R”的每一个，将与第一晶体管“T1”连接的第一和第二时钟线26a和26b中一个的相应时钟信号输出给相应的栅线“g1”、“g2”或“g3”。
如图5中所示，第一和第二时钟线26a和26b的两相第一时钟“CLK1”和第二时钟“CLK2”彼此交替。由于根据起始信号和第二时钟“CLK2”，第一移位寄存器单元“SRU1”的Q1结点为高电平状态，第一移位寄存器级“SRS1R”输出第一时钟“CLK1”。当移位寄存器单元使用两相第一时钟“CLK1”和第二时钟“CLK2”时，通过与下一级相应的时钟将Q1结点的状态从高电平变成低电平。
图6所示为根据现有技术在用于平板显示器件的显示板中采用三相时钟的栅驱动器的示意性电路图，图7所示为由图6的栅驱动器输入和输出的信号的示意性时序图。
在图6中，栅驱动器包括多个使用三相时钟CLK1～CLK3的现有技术移位寄存器级“SRS1R”、“SRS2R”和“SRS3R”。每个移位寄存器级“SRS1R”、“SRS2R”和“SRS3R”包括移位寄存器单元“SRU1”、“SRU2”或“SRU3”，彼此串联且与相应移位寄存器单元连接的第一晶体管“T1”和第二晶体管“T2”。输出信号“Vg1”、“Vg2”和“Vg3”从第一晶体管“T1”与第二晶体管“T2”之间的连接部分分别输出给像素阵列中的多条栅线“g1”、“g2”和“g3”。在第一移位寄存器级“SRS1R”中，第一晶体管“T1”与第一时钟线26a(CLK1)连接，第二晶体管“T2”接地。在第二移位寄存器级“SRS2R”中，第一晶体管“T1”与第二时钟线26b(CLK2)连接，第二晶体管“T2”接地；在第三移位寄存器级“SRS3R”中，第一晶体管“T1”与第三时钟线26c(CLK3)连接，第二晶体管“T2”接地。通过这种方式，多个移位寄存器级“SRS1R”、“SRS2R”和“SRS3R”的第一晶体管“T1”交替地连接第一、第二和第三时钟线26a、26b和26c，多个移位寄存器级“SRS1R”、“SRS2R”和“SRS3R”的第二晶体管“T2”接地。
第一晶体管“T1”和第二晶体管“T2”的栅极分别与相应移位寄存器单元“SRU1”，“SRU2”或“SRU3”的Q结点和Qb结点连接。当Q结点为高电平状态且Qb结点为低电平状态时，移位寄存器级中第一晶体管“T1”导通，第二晶体管“T2”截止。因而，每个移位寄存器级“SRS1R”、“SRS2R”和“SRS3R”将与第一晶体管“T1”连接的第一、第二和第三时钟线26a、26b和26c中一个的相应时钟信号输出给相应的栅线“g1”、“g2”或“g3”。
如图7中所示，第一、第二和第三时钟线26a、26b和26c的三相第一、第二和第三时钟“CLK1”、“CLK2”和“CLK3”交替地为高电平状态。由于根据起始信号和第三时钟“CLK3”，第一移位寄存器单元“SRU1”的Q1结点为高电平状态，第一移位寄存器级“SRS1R”输出第一时钟“CLK1”。当第一移位寄存器单元使用三相第一、第二和第三时钟“CLK1”，“CLK2”和“CLK3”时，通过第二时钟“CLK2”Q1结点的状态从高电平变成低电平。因此，第二时钟“CLK2”用作第一移位寄存器单元“SRU1”的禁用信号。当使用相数超过三个的时钟时，易于控制Q结点和Qb结点的状态改变时间。
如上所述，现有技术的移位寄存器使用方波形状的两相、三相和四相时钟其中之一。然而，现有技术移位寄存器的输出信号具有简单形状，且现有技术的移位寄存器一旦形成，就不能改变输出信号的形状。因此，包括现有技术移位寄存器的栅驱动器不具有多种功能。此外，由于需要多个晶体管，栅驱动器的可靠性降低。
发明内容
本发明涉及一种包括移位寄存器的驱动电路以及使用该驱动电路的平板显示器件，其基本可消除现有技术的局限性和缺陷所引起的一个或多个问题。
本发明的一个目的在于提供一种依次输出多种形状信号的驱动电路以及包括该驱动电路的平板显示器件。
本发明的另一目的在于提供一种包括n-相使能控制时钟和m-相形状产生时钟(form generation clock)的两循环时钟组的移位寄存器。
在随后的描述中将给出本发明的附加特征和优点，其部分可由描述显然看出，或者可通过本发明的实施而获悉。通过文字描述和其权利要求以及附图中具体给出的结构可实现和获得本发明的目的和其他优点。
本发明部分上提供了一种用于平板显示器件的驱动电路，包括：产生m-相循环使能控制时钟和n-相循环形状产生时钟的第一和第二产生单元；以及多个移位寄存器级，其使用m-相循环使能控制时钟和n-相循环形状产生时钟产生输出信号，每一移位寄存器级包括：接收m-相循环使能控制时钟的输入端；使用m-相循环使能控制时钟分别输出第一和第二信号的第一和第二结点；与第一结点连接并接收n-相循环形状产生时钟的第一晶体管；与第二结点和第一晶体管连接的第二晶体管；以及位于第一与第二晶体管之间、输出一个输出信号的输出端。
本发明部分上提供了一种平板显示器件，包括：基板；位于基板上的栅线；与栅线交叉以限定像素区的数据线；与栅线和数据线连接的像素晶体管；位于像素区***处的多个移位寄存器级，其使用m-相循环使能控制时钟和n-相循环形状产生时钟将输出信号输送给像素区；以及产生m-相循环使能控制时钟和n-相循环形状产生时钟的第一和第二产生单元。
应当理解，上面的概括描述和下面的详细描述是示例性和解释性的，意在提供对所要求保护的本发明的进一步解释。
附图说明
用于提供本发明进一步理解并包含和构成说明书一部分的附图，说明了本发明的实施例，与描述一起用于解释本发明的原理。在附图中：
图1所示为根据现有技术的具有栅驱动器的有源矩阵型平板显示器件的示意性平面图；
图2所示为根据现有技术用于平板显示器件的显示板中形成的栅驱动器的示意性方块图；
图3所示为根据现有技术图2的栅驱动器的输出信号的时序图；
图4所示为根据现有技术用于平板显示器件的显示板中使用两相时钟的栅驱动器的示意性电路图；
图5所示为由图4中栅驱动器输入和输出的信号的示意性时序图；
图6所示为根据现有技术用于平板显示器件的显示板中使用三相时钟的栅驱动器的示意性电路图；
图7所示为由图6中的栅驱动器输入和输出的信号的示意性时序图；
图8所示为根据本发明一个实施方式用于平板显示器的显示板中驱动电路的示意性电路图；
图9所示为根据本发明由图8中的驱动电路输入和输出的信号的一个示例的示意性时序图；
图10所示为根据本发明由图8中的驱动电路输入和输出的信号的另一示例的示意性时序图；
图11所示为根据本发明另一实施方式用于平板显示器件的显示板中驱动电路的示意性电路图；
图12所示为根据本发明由图11中的驱动电路输入和输出的信号的一个示例的示意性时序图；
图13所示为根据本发明由图11中的驱动电路输入和输出的信号的另一示例的示意性时序图；
图14所示为根据本发明由图11中的驱动电路输入和输出的信号的另一示例的示意性时序图；
图15所示为根据本发明另一实施方式用于平板显示器件的驱动电路的移位寄存器级的示意性电路图；
图16所示为图12中的驱动电路的仿真输出信号；
图17所示为根据本发明另一实施方式用于平板显示器件的驱动电路的移位寄存器级的示意电路图；
图18所示为根据本发明另一实施方式用于平板显示器件的驱动电路的移位寄存器级的示意性电路图；
图19所示为图17和18的第一晶体管的连接的示意性电路图；以及
图20和21为与图17和18的第一晶体管具有相同功能的另一种连接的示意性电路图。
具体实施方式
现在将详细参考附图中给予说明的本发明的优选实施例。在附图中尽可能使用相同附图标记表示相同或相似部件。
图8为根据本发明第一实施方式用于平板显示器件的显示板中驱动电路的示意性电路图。
在图8中，驱动电路包括多个移位寄存器级“SRS1”、“SRS2”和“SRS3”...。为了简单起见，仅表示和说明了三个移位寄存器级。每个移位寄存器级“SRS1”、“SRS2”和“SRS3”包括移位寄存器单元“SRU1”、“SRU2”或“SRU3”，第一晶体管“T1”和第二晶体管“T2”。对于每个移位寄存器级，第一晶体管“T1”与第二晶体管“T2”彼此串联并与相应移位寄存器单元“SRU1”、“SRU2”或“SRU3”的Q和Qb结点相连。多个输出信号“Vg1”、“Vg2”和“Vg3”依次从第一晶体管“T1”与第二晶体管“T2”的连接部分分别输出给多条栅线“g1”、“g2”和“g3”。每一栅信号“Vg1”、“Vg2”和“Vg3”输入下一移位寄存器级。即，每一移位寄存器级“SRS1”、“SRS2”和“SRS3”还包括双稳态多谐振荡器FF1和FF2，其中双稳态多谐振荡器(flip flop)FF1接收相应的栅信号“Vg1”、“Vg2”...。驱动电路的所有部件在操作上是耦合的。
在第一移位寄存器级“SRS1”中，第一形状产生信号“F1”通过第一形状产生时钟线输入第一晶体管“T1”，第二晶体管“T2”接地。在第二移位寄存器级“SRS2”中，第二形状产生时钟“F2”通过第二形状产生时钟线输入第一晶体管“T1”，第二晶体管“T2”接地。通过这种方式，第一和第二形状产生时钟“F1”和“F2”通过第一和第二形状产生时钟线交替输入多个移位寄存器级“SRS1”，“SRS2”和“SRS3”...的第一晶体管“T1”，多个移位寄存器级“SRS1”，“SRS2”和“SRS3”...的第二晶体管“T2”接地。在每个移位寄存器单元中，第一和第二晶体管“T1”和“T2”的栅极分别与Q和Qb结点连接。
第二和第三使能控制时钟“CLK2”和“CLK3”输入第一移位寄存器级“SRS1”。此外，第三和第一使能控制时钟“CLK3”和“CLK1”输入第二移位寄存器级“SRS2”，第一和第二使能控制时钟“CLK1”和“CLK2”输入第三移位寄存器级“SRS3”。通过这种方法，第一、第二和第三使能控制时钟“CLK1”、“CLK2”和“CLK3”中的两个交替地输入多个移位寄存器级“SRS1”、“SRS2”、“SRS3”...。每个移位寄存器单元“SRU1”、“SRU2”和“SRU3”的Q和Qb结点的状态由第一、第二和第三使能控制时钟“CLK1”、“CLK2”和“CLK3”决定。
当Q结点为高电平状态，且Qb结点具有低电平状态时，第一晶体管“T1”导通，第二晶体管“T2”截止。因而，每一移位寄存器级“SRS1”、“SRS2”和“SRS3”将输入到第一晶体管“T1”的第一和第二形状产生时钟“F1”和“F2”中的一个输出给相应的栅线“g1”、“g2”或“g3”。结果，从多个移位寄存器级“SRS1”、“SRS2”，“SRS3”...交替地输出第一和第二形状产生时钟“F1”和“F2”。例如，奇数SRS输出第一形状产生时钟“F1”，而偶数SRS输出第二形状产生时钟“F2”。
图9为表示根据本发明由图8中的驱动电路输入和输出的信号的一个示例的示意性时序图。在本例中，两相形状产生时钟“F1”和“F2”为方波形状WS1。
在图9中，通过三相使能控制时钟“CLK1”、“CLK2”和“CLK3”改变多个移位寄存器单元“SRU1”、“SRU2”和“SRU3”的Q结点的高电平状态，并且由方波形状WS1的两相形状产生时钟“F1”和“F2”决定多个移位寄存器级“SRS1”、“SRS2”和“SRS3”的输出。因此，包括多个移位寄存器级的驱动电路通过使用三相使能控制时钟“CLK1”、“CLK2”和“CLK3”和两相形状产生时钟“F1”和“F2”可以产生具有方波形状的连续输出信号。
图10所示为根据本发明图8中的驱动电路输入和输出的信号的另一示例的示意性时序图。在本例中，两相形状产生时钟“F1”和“F2”为多脉冲波形WS2。
在图10中，通过三相使能控制时钟“CLK1”、“CLK2”和“CLK3”改变多个移位寄存器单元的Q结点的高电平状态，并且由两相形状产生时钟“F1”和“F2”决定多个移位寄存器级的输出。尽管三相使能控制时钟“CLK1”、“CLK2”和“CLK3”为方波形状，不过两相形状产生时钟“F1”和“F2”不为方波形状。在本例中，时钟“F1”和“F2”为多脉冲波型形状WS2。因此，包括多个移位寄存器级的驱动电路可产生形状与方波形状不同的连续信号。
如图9和10中所示，包括多个移位寄存器级的驱动电路可通过改变形状产生时钟而输出具有多种形状的多个信号。由此，可使用具有任何形状/大小的形状产生时钟。因此，即使在驱动电路形成之后也可改变驱动电路的输出信号，并且改善了输出信号形状的固定性。
图11所示为根据本发明另一实施方式用于平板显示器件的显示板中驱动电路的示意性电路图。
在图11中，驱动电路包括多个移位寄存器级“SRS10”，“SRS20”，“SRS30”，“SRS40”...。为了简单起见，仅表示和说明4级移位寄存器。移位寄存器级“SRS10”、“SRS20”、“SRS30”和“SRS40”中的每一个包括移位寄存器单元“SRU1”、“SRU2”、“SRU3”或“SRU4”，第一晶体管“T1”和第二晶体管“T2”。驱动电路的所有元件相连接。
对于每个移位寄存器级，第一晶体管“T1”和第二晶体管“T2”彼此串联并与相应移位寄存器单元“SRU1”、“SRU2”、“SRU3”或“SRU4”的Q和Qb结点连接。多个输出信号“Vg1”、“Vg2”、“Vg3”和“Vg4”相继从第一晶体管“T1”与第二晶体管“T2”的连接部分分别输出给多条栅线“g1”、“g2”、“g3”和“g4”。此外，每个栅信号“Vg1”、“Vg2”、“Vg3”和“Vg4”输入下一移位寄存器级“SRS20”、“SRS30”、“SRS40”...。即，每个移位寄存器级还包括双稳态多谐振荡器FF1和FF2，其中双稳态多谐振荡器FF1接收前一移位寄存器级输出的栅信号。
在第一移位寄存器级“SRS10”中，第一形状产生时钟“F1”通过第一形状产生时钟线输入第一晶体管“T1”，第二晶体管“T2”接地。在第二移位寄存器级“SRS20”中，第二形状产生时钟“F2”通过第二形状产生时钟线输入第一晶体管“T1”，第二晶体管“T2”接地。同样，第三和第四形状产生时钟“F3”和“F4”分别输入第三和第四移位寄存器级“SRS30”和“SRS40”的第一晶体管“T1”，且第三和第四移位寄存器级“SRS30”和“SRS40”的第二晶体管“T2”接地。通过这种方式，第一、第二、第三和第四形状产生时钟“F1”、“F2”、“F3”和“F4”交替输入多个移位寄存器级“SRS10”，“SRS20”、“SRS30”、“SRS40”...的第一晶体管“T1”，多个移位寄存器级“SRS10”、“SRS20”、“SRS30”、“SRS40”...的第二晶体管“T2”接地。对于每个移位寄存器单元，第一和第二晶体管“T1”和“T2”的栅极与相应移位寄存器单元的Q和Qb结点连接。
第三和第四使能控制时钟“CLK3”和“CLK4”输入第一移位寄存器级“SRS10”。第四和第一使能控制时钟“CLK4”和“CLK1”输入第二移位寄存器级“SRS20”。第一和第二使能控制时钟“CLK1”和“CLK2”输入第三移位寄存器级“SRS30”，第二和第三使能控制时钟“CLK2”和“CLK3”输入第四移位寄存器级“SRS40”。通过这种方法，第一、第二、第三和第四使能控制信号“CLK1”、“CLK2”、“CLK3”和“CLK4”中的两个交替地输入多个移位寄存器级“SRS10”、“SRS20”、“SRS30”、“SRS40”...。每个移位寄存器单元“SRU1”、“SRU2”、“SRU3”和“SRU4”的Q和Qb结点的状态由第一、第二、第三和第四使能控制时钟“CLK1”、“CLK2”、“CLK3”和“CLK4”决定。
当Q结点为高电平状态且Qb结点为低电平状态时，第一晶体管“T1”导通，第二晶体管“T2”截止。因而，每个移位寄存器级“SRS10”、“SRS20”、“SRS30”、“SRS40”将输入第一晶体管“T1”的第一、第二、第三和第四形状产生时钟“F1”、“F2”、“F3”和“F4”中的一个输出给相应的栅线“g1”、“g2”、“g3”或“g4”。结果，分别从多个移位寄存器级“SRS10”、“SRS20”、“SRS30”和“SRS40”输出第一、第二、第三和第四形状产生时钟“F1”、“F2”、“F3”和“F4”。
图12所示为根据本发明图11中的驱动电路输入和输出的信号的一个示例的示意性时序图。
在图12中，通过四相使能控制时钟“CLK1”、“CLK2”、“CLK3”和“CLK4”改变多个移位寄存器单元“SRU1”、“SRU2”、“SRU3”和“SRU4”的Q结点的高电平状态，并且由四相形状产生时钟“F1”、“F2”、“F3”和“F4”决定多个移位寄存器级“SRS10”、“SRS20”、“SRS30”和“SRS40”的输出。四相使能控制时钟“CLK1”、“CLK2”、“CLK3”和“CLK4”为方波形状，形状产生时钟“F1”、“F2”、“F3”和“F4”为由彼此分离并具有不同脉冲宽度的两个方波构成的形状(WS3)。第一形状产生时钟“F1”与第四形状产生时钟“F4”部分重叠。
第一移位寄存器单元“SRU1”的第一Q结点“Q1”为3T/4的高电平状态(T为每个使能控制信号“CLK1”、“CLK2”、“CLK3”和“CLK4”的周期)，第二移位寄存器单元“SRU2”的第二Q结点“Q2”为从第一Q结点“Q1”的高电平状态偏移T/4的3T/4的高电平状态。多个移位寄存器单元“SRU1”、“SRU2”、“SRU3”和“SRU4”的Q结点为高电平状态，输出信号“Vg1”、“Vg2”、“Vg3”和“Vg4”依次产生分别施加给多条栅线“g1”、“g2”、“g3”和“g4”。
即使使用三相形状产生时钟也可获得相同的移位寄存器级输出信号。通常，当使用n-相使能控制时钟时，对于相数超过(n-1)的形状产生时钟，可获得相同输出信号。
如图12中所示，包括多个移位寄存器级的驱动电路可使用四相使能控制时钟“CLK1”、“CLK2”、“CLK3”和“CLK4”和四相形状产生时钟“F1”、“F2”、“F3”和“F4”，产生由彼此分离并且具有不同脉冲宽度的两个方波构成的连续输出信号。
图13所示为根据本发明图11驱动电路输入和输出的信号的另一示例的示意性时序图。
在图13中，通过四相使能控制时钟“CLK1”、“CLK2”、“CLK3”和“CLK4”改变多个移位寄存器单元的Q结点的高电平状态，并且由四相形状产生时钟“F1”、“F2”、“F3”和“F4”决定多个移位寄存器级的输出。虽然四相使能控制时钟“CLK1”、“CLK2”、“CLK3”和“CLK4”为方波形状，不过四相形状产生时钟“F1”、“F2”、“F3”和“F4”为由彼此分离并且具有相似或相同脉冲宽度的两个方波构成的形状(WS4)。因此，包括多个移位寄存器级的驱动电路可产生形状与方波形状不同的连续信号。
如图12和13中所示，包括多个移位寄存器级的驱动电路通过使用形状彼此不同的形状产生时钟，输出形状彼此不同的多个信号。因而，即使在驱动电路形成之后，也可改变驱动电路的输出信号，有效解决了输出信号形状固定的问题。
图14所示为根据本发明图11驱动电路输入和输出的信号的另一示例的示意性时序图。
在图14中，通过四相使能控制时钟“CLK1”、“CLK2”、“CLK3”和“CLK4”改变多个移位寄存器单元的Q结点的高电平状态，并且由四相形状产生时钟“F1”、“F2”、“F3”和“F4”决定多个移位寄存器级的输出。虽然四相使能控制时钟“CLK1”、“CLK2”、“CLK3”和“CLK4”为方波形状，但是形状产生时钟“F1”、“F2”、“F3”和“F4”可以为任意形状(WS5)，其可以解释成具有不同幅值和周期的无限个正弦波的和。当显示板中形成任意形状的移位寄存器输出信号时，由于移位寄存器的复杂，包括移位寄存器的驱动电路具有低可靠性和低稳定性。不过在本发明中，可以从稳定、可靠的外部电路诸如定时控制器输送具有任意形状的形状产生时钟。
因此，包括本发明移位寄存器的驱动电路，通过使用具有方波形状的使能控制时钟和使用具有预定形状的形状产生时钟，产生具有所需形状的输出信号。使能控制时钟和形状产生时钟重复产生。当输出信号彼此不重叠时，可使用至少具有三相的使能控制时钟和至少具有两相的形状产生时钟产生输出信号。再次参照图8、9和10，三相使能控制时钟的周期是每个输出信号的脉冲宽度的三倍，并且两相形状产生时钟的周期是每个输出信号的脉冲宽度的两倍。可根据显示板和驱动电路的负载使用超过三相的使能控制时钟和超过两相的形状产生时钟。
当驱动电路的输出信号彼此重叠时，下面说明根据本发明确定使能控制时钟和形状产生时钟的相数的方法。当每个输出信号的脉冲宽度为p*t，且相邻输出信号彼此重叠(p-1)*t时(t为每个使能控制时钟的脉冲宽度，p为等于或大于2的整数)，所重叠的输出信号的数量为p。此外，可由公式m＝p+2和n＝m-1＝p+1得出使能控制时钟和形状产生时钟的最小相数“m”和“n”。在图14的示例中，多个移位寄存器级的输出信号“Vg1”、“Vg2”、“Vg3”和“Vg4”的脉冲宽度为2*t。相邻输出信号彼此重叠t，且相重叠的输出信号数量“p”为2。因此，根据m＝2+2＝4得出使能控制时钟的最小相数“m”为4，根据n＝4-1＝3得出形状产生时钟的最小相数“n”为3。结果，通过调节三相形状产生时钟的周期可获得相同输出信号。使用具有三相或四相的使能控制时钟能获得大部分输出信号。
图15所示为根据本发明另一实施方式用于平板显示器件的驱动电路的移位寄存器级的示意性电路图。在此该驱动电路通过将具有相同部件的多个移位寄存器级串联而构成，而这些部件具有下面所述的不同连接。为了简单起见，图15中仅表示一个移位寄存器级。两个使能控制时钟输入图15的移位寄存器级。
在图15中，采用四相使能控制时钟和四相形状产生时钟的移位寄存器级，由第一晶体管“N1”至第七晶体管“N7”组成，每个晶体管具有栅极、源极和漏极。第六晶体管“N6”的栅极和漏极与起始信号端“start”连接，第六晶体管“N6”的源极与第七晶体管“N7”的漏极连接。第七晶体管“N7”的栅极与第四使能控制时钟端“CLK4”连接，第七晶体管“N7”的源极与第三晶体管“N3”的源极和第一晶体管“N1”的栅极相连。第三晶体管“N3”的栅极与第四晶体管“N4”的源极、第五晶体管“T5”的漏极与第二晶体管“N2”的栅极连接。第三晶体管“N3”的漏极与接地端“VSS”连接。第四晶体管“N4”的栅极和漏极分别与第三使能控制时钟端“CLK3”和电源端“VDD”连接。第五晶体管“N5”的栅极和源极分别与起始信号端“start”和接地端“VSS”连接。第一晶体管“N1”的漏极和源极分别与第一形状产生时钟端“F1”和第二晶体管“N2”的漏极连接。第二晶体管“N2”的源极与接地端“VSS”连接。该移位寄存器级还可以包括第一电容器“C1”、第二电容器“C2”、第三电容器“C3”和第一电阻“R1”。
图15的移位寄存器级与图11的第一移位寄存器级“SRS10”相应。在第二移位寄存器级中，第六晶体管“N6”的栅极和漏极与第一移位寄存器级的第一晶体管“N1”和第二晶体管“N2”之间的结点相连，接收第一移位寄存器级的输出信号；第四和第一使能控制时钟“CLK4”和“CLK1”分别输入第四晶体管“N4”的栅极和第七晶体管“N7”的栅极；第二形状产生时钟“F2”输入第一晶体管“N1”的漏极。通过这种方式，使能控制时钟和形状产生时钟交替输入驱动电路的多个移位寄存器级，并且前一移位寄存器级的输出信号输入下一移位寄存器级。
图16所示为图11和12中的驱动电路的仿真输出信号。如图16中所示，该仿真输出信号与图12的第一到第四输出信号“Vg1”到“Vg4”相应。
图17所示为根据本发明另一实施方式用于平板显示器的驱动电路的移位寄存器级的示意性电路图。通过将具有相同部件的多个移位寄存器级串联构成该驱动电路，这些部件具有下述的不同连接。仅仅是为了简单起见，图17中表示出一个移位寄存器级。一个使能控制时钟输入图17的移位寄存器级。
在图17中，采用四相使能控制时钟和四相形状产生时钟的移位寄存器级，由第一晶体管“N1”至第十二晶体管“N12”组成，每个晶体管具有栅极、源极和漏极。第六晶体管“N6”的栅极和漏极分别与起始信号端“start”和电源端“VDD”连接。此外，第六晶体管“N6”的源极与第七晶体管“N7”的漏极、第三晶体管“N3”的源极、第八晶体管“N8”的栅极、第十晶体管“N10”的栅极、第十一晶体管“N11”的栅极和第一晶体管“N1”的栅极相连。第七晶体管“N7”的源极与接地端“VSS”连接。
第三晶体管“N3”的栅极与第五晶体管“N5”的漏极、第九晶体管“N9”的源极、第十晶体管“N10”的漏极、第十二晶体管“N12”的栅极和第二晶体管“N2”的栅极连接。第四晶体管“N4”的漏极与第六晶体管“N6”的漏极和第九晶体管“N9”的漏极连接。此外，第四晶体管“N4”的栅极与第三使能控制时钟端“CLK3”连接，第四晶体管“N4”的源极与第八晶体管“N8”的漏极和第九晶体管“N9”的栅极连接。第二、第八、第十和第十二晶体管“N2”、“N8”、“N10”和“N12”的源极与接地端“VSS”连接。第十一晶体管“N11”的漏极与第一形状产生时钟端“F1”和第一晶体管“N1”的漏极连接，第十一晶体管“N11”的源极与第十二晶体管“N12”的漏极连接。第一晶体管“N1”的源极与第二晶体管“N2”的漏极连接。
图17表示例如与驱动电路的第一移位寄存器级，如图15中所示级，相应的移位寄存器级。在图17中，第一移位寄存器级的第一输出信号“Vg1”从第十一晶体管“N11”与第十二晶体管“N12”之间的结点输出。下一移位寄存器级后面的移位寄存器级的输出电压输入当前移位寄存器级的第七晶体管“N7”的栅极。如图17中所示，例如，第三移位寄存器级的第三输出信号“Vg3”输入第一移位寄存器级的第七晶体管“N7”的栅极。
在图17的第二移位寄存器级中，第六晶体管“N6”和第五晶体管“N5”的栅极与第一移位寄存器级的第十一晶体管“N11”和第十二晶体管“N12”之间的结点连接，并接收第一输出信号“Vg1”，而非起始信号端“start”的起始信号；第四使能控制时钟”CLK4“输入第四晶体管“N4”的栅极，第二形状产生时钟“F2”输入第一晶体管“N1”和第十一晶体管“N11”的漏极。第四移位寄存器级的第四输出信号“Vg4”输入第二移位寄存器级的第七晶体管“N7”的栅极。
通过这种方式，在图17的驱动电路中，第一至第四使能控制时钟中的一个与第一和第二形状产生时钟中的一个输入每个移位寄存器级。此外，第一至第四使能控制时钟和第一与第二形状产生时钟都是交替地输入多个移位寄存器级，从而获得如图12所示的第一输出信号“Vg1”至第四输出信号“Vg4”。
图18所示为根据本发明另一实施方式用于平板显示器件的驱动电路的移位寄存器级的示意性电路图。此处驱动电路通过将具有相同部件的多个移位寄存器级串联而形成，所述部件具有下述的不同连接。为了简单起见，图18中仅表示一个移位寄存器级。一个使能控制时钟输入图18的移位寄存器级。
在图18中，使用四相使能控制时钟和四相形状产生时钟的移位寄存器级，由第一晶体管“N1”至第十二晶体管“N12”组成，每个晶体管具有栅极、源极和漏极。第六晶体管“N6”的栅极和漏极分别与起始信号端“start”和电源端“VDD”连接。此外，第六晶体管“N6”的源极与第七晶体管“N7”的漏极、第三晶体管“N3”的源极、第八晶体管“N8”的栅极、第十晶体管“N10”的栅极、第十一晶体管“N11”的栅极和第一晶体管“N1”的栅极相连。第七晶体管“N7”的栅极和源极分别与第三使能控制时钟端“CLK3”和接地端“VSS”连接。
第三晶体管“N3”的栅极与第五晶体管“N5”的漏极、第九晶体管“N9”的源极、第十晶体管“N10”的漏极、第十二晶体管“N12”的栅极和第二晶体管“N2”的栅极连接。第三晶体管“N3”的漏极与接地端“VSS”连接。此外，第四晶体管“N4”的栅极和漏极与电源端“VDD”和第九晶体管“N9”的漏极连接，第四晶体管“N4”的源极与第八晶体管“N8”的漏极和第九晶体管“N9”的栅极连接。第二、第八、第十和第十二晶体管“N2”、“N8”、“N10”和“N12”的源极与接地端“VSS”连接。第十一晶体管“N11”的漏极与第一形状产生时钟端“F1”和第一晶体管“N1”的漏极连接，第十一晶体管“N11”的源极与第十二晶体管“N12”的漏极连接。第一晶体管“N1”的源极与第二晶体管“N2”的漏极连接。第一移位寄存器级的第一输出信号“Vg1”从第十一晶体管“N11”与第十二晶体管“N12”之间的结点输出。
图18表示例如与驱动电路的第一移位寄存器级，如图15中所示的级，相应的移位寄存器级。在图18的第二移位寄存器级中，第六晶体管“N6”和第五晶体管“N5”的栅极与第一移位寄存器级的第十一晶体管“N11”与第十二晶体管“N12”之间的结点连接，并接收第一输出信号“Vg1”，而非起始信号端“strart”的起始信号；第四使能控制时钟“CLK4”输入第七晶体管“N7”的栅极；第二形状产生时钟“F2”输入第一晶体管“N1”和第十一晶体管“N11”的漏极。
通过这种方式，在图18的驱动电路中，第一至第四使能控制时钟中的一个和第一与第二形状产生时钟中的一个输入每个移位寄存器级。此外，第一至第四使能控制时钟和第一与第二形状产生时钟都是交替地输入多个移位寄存器级，从而获得例如图12所示的第一输出信号“Vg1”至第四输出信号“Vg4”。此外，图15、17和18中的第一晶体管“N1”和第二晶体管“N2”与图8或11的第一晶体管“T1”和第二晶体管“T2”相对应。
图19所示为图17和18中的第一晶体管N1的连接示例的示意性电路图，图20和21为与图17和18的第一晶体管具有相同功能的另一连接的示意性电路图。例如，第一晶体管形成于第(4n+1)移位寄存器级中，其中n为大于零的整数。
在图19中，前一移位寄存器级的第4n个输出信号“Vg4n”输入第一晶体管“N1”的栅极，并且第一晶体管“N1”的漏极与电源端连接。
在图20中，前一移位寄存器级的第4n个输出信号“Vg4n”输入第一晶体管“N1”的栅极和源极，从而第一晶体管“N1”的作用与图19的第一晶体管一致。
在图21中，使用两个彼此串联的晶体管取代图19的第一晶体管。如图21中所示，第一晶体管“N1”的源极与第二晶体管“N2”的漏极连接。前一移位寄存器级的第4n个输出信号“Vg4n”输入第一晶体管“N1”的栅极和漏极，第四使能控制时钟“CLK4”输入第二晶体管“N2”的栅极。再次以图12为例，第4n个输出信号“Vg4n”与第四输出信号“Vg4”相对应，并且第四使能控制时钟“CLK4”的高电平状态与第四输出信号“Vg4”的高电平状态同时开始。因而，图21中第一晶体管“N1”和第二晶体管“N2”的功能与图19的第一晶体管一致。虽然在图21中没有示出，但是第一、第二和第三使能控制信号“CLK1”、“CLK2”和“CLK3”分别输入第(4n+2)、第(4n+3)和第(4n+4)移位寄存器级的第二晶体管。
因此，根据本发明用于平板显示器的包括多个移位寄存器级的驱动电路，通过使用包括决定移位寄存器单元的使能状态的n相使能控制时钟和决定移位寄存器级输出信号的形状的m相形状产生时钟的两个旋环时钟组，产生具有任意形状的输出信号。因此，获得具有各种形状的输出信号，并且即使在驱动电路形成之后也可以改变输出信号，以改善用于平板显示器件的显示板中驱动电路的功能。此外，由于本发明中不需要大量晶体管，提高了驱动电路的可靠性和稳定性。
尽管参照本发明的所述实施例特别表示和描述了本发明，不过本领域技术人员应当理解，在不偏离本发明精神和范围的条件下可对形式和细节进行上述和其他改变。

Claims (26)

1、一种用于平板显示器件的驱动电路，包括：
产生m相循环使能控制时钟和n相循环形状产生时钟的第一和第二产生单元；以及
多个移位寄存器级，其使用所述的m相循环使能控制时钟和n相循环形状产生时钟产生输出信号，每个所述的移位寄存器级包括：
至少接收m相循环使能控制时钟中的一个的输入端；
第一和第二结点，至少使用所述m相循环使能控制时钟中的一个分别输出第一和第二信号；
与所述第一结点连接并至少接收所述n相循环形状产生时钟中的一个的第一晶体管；
与所述第二结点和第一晶体管连接的第二晶体管；以及
位于所述第一与第二晶体管之间并输出一个输出信号的输出端。
2、根据权利要求1所述的驱动电路，其特征在于，从前一移位寄存器级输出的输出信号输入所述输入端。
3、根据权利要求1所述的驱动电路，其特征在于，所述第一和第二信号为高电平状态和低电平状态中的一个。
4、根据权利要求3所述的驱动电路，其特征在于，通过至少一个所述m相循环使能控制时钟改变第一信号的高电平状态和第二信号的低电平状态。
5、根据权利要求4所述的驱动电路，其特征在于，当所述第一信号为高电平状态时输出所述输出信号。
6、根据权利要求1所述的驱动电路，其特征在于，所述输出信号的形状由n相循环形状产生时钟决定。
7、根据权利要求1所述的驱动电路，其特征在于，当相邻移位寄存器级的两个输出信号彼此不重叠时，m等于或大于3，n等于或大于2。
8、根据权利要求1所述的驱动电路，其特征在于，当每个输出信号的脉冲宽度为p*t，相邻移位寄存器级的两个输出信号彼此重叠(p-1)*t时，m等于或大于p+2，n等于或大于p+1，其中t为每个m相循环使能控制时钟的脉冲宽度，p为等于或大于2的整数。
9、根据权利要求1所述的驱动电路，其特征在于，所述多个移位寄存器级形成在平板显示器件的显示板中，所述第一和第二产生单元形成在显示板外部的外部电路中。
10、根据权利要求1所述的驱动电路，其特征在于，还包括：
接地端和电源端，
其中每个所述移位寄存器级还包括三个到至少七个晶体管，每个所述晶体管具有栅极、源极和漏极。
11、根据权利要求10所述的驱动电路，其特征在于，所述第一晶体管的漏极接收n相循环状态产生时钟中的一个，并且所述第一晶体管的源极与所述第二晶体管的漏极连接；
所述第二晶体管的源极与述接地端连接；以及
所述第三晶体管的栅极与所述第四晶体管的源极、所述第五晶体管的漏极和所述第二晶体管的栅极连接，并且所述第三晶体管的漏极与所述接地端连接。
12、根据权利要求11所述的驱动电路，其特征在于，所述第四晶体管的栅极接收m相循环使能控制时钟中的一个，并且所述第四晶体管的漏极与所述电源端连接；以及
所述第五晶体管的栅极与前一移位寄存器级的输出端连接，且所述第五晶体管的源极与所述接地端连接。
13、根据权利要求12所述的驱动电路，其特征在于，所述第六晶体管的栅极和漏极与前一移位寄存器级的输出端连接，并且所述第六晶体管的源极与所述第七晶体管的漏极连接；以及
所述第七晶体管的栅极接收所述m相循环使能控制时钟中的另一个，且所述第七晶体管的源极与所述第三晶体管的源极和所述第一晶体管的栅极连接。
14、根据权利要求10所述的驱动电路，其特征在于，所述第一晶体管的漏极接收所述n相循环形状产生时钟中的一个，且所述第一晶体管的源极与所述第二晶体管的漏极连接；
所述第二晶体管的源极与所述接地端连接；以及
所述第三晶体管的栅极与所述第五晶体管的漏极、所述第九晶体管的源极、所述第十晶体管的漏极、所述第十二晶体管的栅极和所述第二晶体管的栅极连接，且所述第三晶体管的漏极与所述接地端连接。
15、根据权利要求14所述的驱动电路，其特征在于，所述第四晶体管的漏极与所述电源端连接，所述第四晶体管的栅极接收所述m相循环使能控制时钟中的一个，并且所述第四晶体管的源极与所述第八晶体管的漏极和第九晶体管的栅极连接；以及
所述第五晶体管的栅极与前一移位寄存器级的输出端连接，且所述第五晶体管的源极与所述接地端连接。
16、根据权利要求15所述的驱动电路，其特征在于，所述第六晶体管的栅极与前一移位寄存器级的输出端连接，所述第六晶体管的漏极与前一移位寄存器级的输出端和电源端中的一个连接，且所述第六晶体管的源极与所述第七晶体管的漏极、第三晶体管的源极、第八晶体管的栅极、第十晶体管的栅极、第十一晶体管的栅极和第一晶体管的栅极连接；以及
所述第七晶体管的栅极与下一移位寄存器级后面的移位寄存器级的输出端连接，且所述第七晶体管的源极与所述接地端连接。
17、根据权利要求16所述的驱动电路，其特征在于，所述第八晶体管的源极与所述接地端连接；
所述第九晶体管的漏极与所述电源端连接；
所述第十晶体管的源极与所述接地端连接；
所述第十一晶体管的漏极与所述第一晶体管的漏极连接，且所述第十一晶体管的源极与所述第十二晶体管的漏极连接；以及
所述第十二晶体管的源极与所述接地端连接。
18、根据权利要求17所述的驱动电路，其特征在于，所述第十三晶体管的栅极接收所述m相循环使能控制时钟中的另一个；
所述第十三晶体管的漏极与所述第六晶体管的源极连接；以及
所述第十三晶体管的源极与所述第七晶体管的漏极、第三晶体管的漏极、第八晶体管的栅极、第十晶体管的栅极、第十一晶体管的栅极和第一晶体管的栅极连接。
19、根据权利要求10所述的驱动电路，其特征在于，所述第一晶体管的漏极接收所述n相循环形状产生时钟中的一个，且所述第一晶体管的源极与所述第二晶体管的漏极连接；
所述第二晶体管的源极与所述接地端连接；并且
所述第三晶体管的栅极与所述第五晶体管的漏极、第九晶体管的源极、第十晶体管的漏极、第十二晶体管的栅极和第二晶体管的栅极连接，且所述第三晶体管的漏极与所述接地端连接。
20、根据权利要求19所述的驱动电路，其特征在于，所述第四晶体管的漏极和栅极与所述电源端连接，所述第四晶体管的源极与所述第八晶体管的漏极和第九晶体管的栅极连接；以及
所述第五晶体管的栅极与前一移位寄存器级的输出端连接，且所述第五晶体管的源极与所述接地端连接。
21、根据权利要求20所述的驱动电路，其特征在于，所述第六晶体管的栅极与前一移位寄存器级的输出端连接，所述第六晶体管的漏极与前一移位寄存器级的输出端和电源端中的一个连接，且所述第六晶体管的源极与所述第七晶体管的漏极、第三晶体管的源极、第八晶体管的栅极、第十晶体管的栅极、第十一晶体管的栅极和第一晶体管的栅极连接；以及
所述第七晶体管的栅极接收所述m相循环使能控制时钟中的一个，且所述第七晶体管的源极与所述接地端连接。
22、根据权利要求21所述的驱动电路，其特征在于，所述第八晶体管的源极与所述接地端连接；
所述第九晶体管的漏极与所述电源端连接；
所述第十晶体管的源极与所述接地端连接；
所述第十一晶体管的漏极与所述第一晶体管的漏极连接，且所述第十一晶体管的源极与所述第十二晶体管的漏极连接，并且
所述第十二晶体管的源极与所述接地端连接。
23、根据权利要求22所述的驱动电路，其特征在于，所述第十三晶体管的栅极接收所述m相循环使能控制时钟中的另一个；
所述第十三晶体管的漏极与所述第六晶体管的源极连接；以及
所述第十三晶体管的源极与所述第七晶体管的漏极、第三晶体管的漏极、第八晶体管的栅极、第十晶体管的栅极、第十一晶体管的栅极和第一晶体管的栅极连接。
24、一种平板显示器件，包括：
基板；
位于基板上的栅线；
与所述栅线交叉以限定像素区的数据线；
与所述栅线和数据线相连的像素晶体管；以及
位于像素区***的多个移位寄存器级，其通过使用所述m相循环使能控制时钟和n相循环形状产生时钟将输出信号输送给所述像素区。
25、根据权利要求24所述的平板显示器件，其特征在于，至少一个所述移位寄存器级包括：
至少接收所述m相循环使能控制时钟中的一个的输入端；
第一和第二结点，其至少使用所述m相循环使能控制时钟中的一个分别输出第一和第二信号；
与所述第一结点连接的第一晶体管，用于接收所述n相循环形状产生时钟中的一个；
与所述第二结点和第一晶体管连接的第二晶体管；以及
位于所述第一与第二晶体管之间并输出一个输出信号的输出端。
26、根据权利要求24所述的平板显示器件，其特征在于，所述平板显示器件为液晶显示器件和有机电致发光显示器件中的一种。
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