CN101783127B - 显示面板 - Google Patents

Abstract

本发明涉及一种显示面板，该显示面板的多个第一移位缓存器依序输出多个第一扫描信号。显示面板的多个第二移位缓存器依序输出多个第二扫描信号。第j个第一移位缓存器依据第j个第二扫描信号停止输出第j个第一扫描信号，其中j为一正整数。第j个第二移位缓存器依据第j+1个第一扫描信号停止输出第j个第二扫描信号。藉此，可避免时序相邻的两扫描信号产生重迭。

Description

显示面板

技术领域

 本发明是有关于一种显示面板，且特别是有关于一种液晶显示面板。

背景技术

近年来，随着半导体科技蓬勃发展，携带型电子产品及平面显示器产品也随之兴起。而在众多平面显示器的类型当中，液晶显示器（Liquid Crystal Display, LCD）基于其低电压操作、无辐射线散射、重量轻以及体积小等优点，随即已成为显示器产品的主流。

为了要将液晶显示器的制作成本压低，已有部份厂商提出直接在玻璃基板上利用薄膜晶体管（thin film transistor, TFT）制作成多级移位缓存器（shift register），藉以来取代习知所惯用的闸极驱动芯片（Gate driving chip），以降低液晶显示器的制作成本。依据电路设计的不同，可能会将基板中央作为显示区域，以致于会将闸极驱动电路分成两部份并设置在基板的两侧。

闸极驱动电路的两个部份会分别参照参照不同的频率信号输出多个扫描信号至显示区域中不同的扫描线，以分别驱动显示区域中对应不同扫描线的画素。由于闸极驱动电路的两个部份参照不同的频率信号，因此所产生的扫描信号会有重迭的现象，使得显示数据会写入错误的画素。为了避免扫描信号产生重迭，因此闸极驱动电路的两个部份须建立一种同步的机制，以使闸极驱动电路的两个部份所产生的扫描信号为交替输出但不重迭。

发明内容

 本发明提供一种显示面板，可使分为两侧的闸极驱动电路在交替输出的每一个扫描信号于下一个扫描信号输出时停止输出，以避免时序相邻的两扫描信号产生重迭。

本发明提出一种显示面板，其包括基板、画素数组、多个第一移位缓存器及多个第二移位缓存器。画素数组设置在基板。这些第一移位缓存器设置在基板，以依序输出多个第一扫描信号。这些第二移位缓存器设置在基板，以依序输出多个第二扫描信号。第j个第一移位缓存器依据第j个第二扫描信号停止输出第j个第一扫描信号，其中j为正整数。第j个第二移位缓存器依据第j+1个第一扫描信号停止输出第j个第二扫描信号。这些第一扫描信号及这些第二扫描信号用以驱动画素数组。

在本发明的一实施例中，上述的每一第一移位缓存器包括第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管、第六晶体管、第七晶体管、第八晶体管、第九晶体管、第一电容及第二电容。第一晶体管的第一端耦接第一晶体管的控制端。第二晶体管的第一端耦接第一晶体管的第一端，第二晶体管的第二端耦接第一晶体管的第二端。第三晶体管的第一端耦接第一晶体管的第二端，第三晶体管的第二端耦接低准位闸极电压。第四晶体管的第一端耦接第一晶体管的第二端，第四晶体管的第二端耦接低准位闸极电压。第五晶体管的第一端耦接第四晶体管的控制端，第五晶体管的第二端耦接低准位闸极电压，第五晶体管的控制端耦接第一晶体管的第二端。第六晶体管的控制端耦接第一晶体管的第二端。第七晶体管的第一端耦接第六晶体管的第二端，第七晶体管的第二端耦接低准位闸极电压，第七晶体管的控制端耦接第四晶体管的控制端。第八晶体管的第一端耦接第六晶体管的第二端，第八晶体管的第二端耦接低准位闸极电压。第九晶体管的第一端耦接第六晶体管的第二端，第九晶体管的第二端耦接低准位闸极电压。第一电容耦接于第六晶体管的第一端与第五晶体管的第一端之间。第二电容耦接于第六晶体管的第二端与第六晶体管的控制端之间。在第一个第一移位缓存器中，第一晶体管的第一端接收启动信号，第二晶体管的控制端及第八晶体管的控制端接收第一时序信号的反相信号，第三晶体管的控制端及第九晶体管的控制端接收第一个第二扫描信号，第六晶体管的第一端接收第一时序信号，第六晶体管的第二端输出第一个第一扫描信号。在第2j个第一移位缓存器中，第一晶体管的第一端接收第(2j-1)个第二扫描信号，第二晶体管的控制端及第八晶体管的控制端接收第一时序信号，第三晶体管的控制端及第九晶体管的控制端接收第2j个第二扫描信号，第六晶体管的第一端接收第一时序信号的反相信号，第六晶体管的第二端输出第i个第一扫描信号。在第(2j+1)个第一移位缓存器中，第一晶体管的第一端接收第2j个第二扫描信号，第二晶体管的控制端及第八晶体管的控制端接收第一时序信号的反相信号，第三晶体管的控制端及第九晶体管的控制端接收第(2j+1)个第二扫描信号，第六晶体管的第一端接收第一时序信号，第六晶体管的第二端输出第(2j+1)个第一扫描信号。

在本发明的一实施例中，上述的每一第二移位缓存器包括第十晶体管、第十一晶体管、第十二晶体管、第十三晶体管、第十四晶体管、第十五晶体管、第十六晶体管、第十七晶体管、第十八晶体管、第三电容及第四电容。第十晶体管的第一端耦接第十晶体管的控制端。第十一晶体管的第一端耦接第十晶体管的第一端，第十一晶体管的第二端耦接第十晶体管的第二端。第十二晶体管的第一端耦接第十晶体管的第二端，第十二晶体管的第二端耦接低准位闸极电压。第十三晶体管的第一端耦接第十晶体管的第二端，第十三晶体管的第二端耦接低准位闸极电压。第十四晶体管的第一端耦接第十三晶体管的控制端，第十四晶体管的第二端耦接低准位闸极电压，第十四晶体管的控制端耦接第十晶体管的第二端。第十五晶体管的控制端耦接第一晶体管的第二端。第十六晶体管的第一端耦接第十五晶体管的第二端，第十六晶体管的第二端耦接低准位闸极电压，第十六晶体管的控制端耦接第十三晶体管的控制端。第十七晶体管的第一端耦接第十五晶体管的第二端，第十七晶体管的第二端耦接低准位闸极电压。第十八晶体管的第一端耦接第十五晶体管的第二端，第十八晶体管的第二端耦接低准位闸极电压。第三电容耦接于第十五晶体管的第一端与第十四晶体管的第一端之间。第四电容耦接于第十五晶体管的第二端与第十五晶体管的控制端之间。在第(2j-1)个第二移位缓存器中，第十晶体管的第一端接收第(2j-1)个第一扫描信号，第十一晶体管的控制端及第十七晶体管的控制端接收第二时序信号的反相信号，第十二晶体管的控制端及第十八晶体管的控制端接收第2j个第一扫描信号，第十五晶体管的第一端接收第二时序信号，第十五晶体管的第二端输出第(2j-1)个第二扫描信号。在第2j个第二移位缓存器中，第十晶体管的第一端接收第2j个第一扫描信号，第十一晶体管的控制端及第十七晶体管的控制端接收第二时序信号，第十二晶体管的控制端及第十八晶体管的控制端接收第(2j+1)个第一扫描信号，第十五晶体管的第一端接收第二时序信号的反相信号，第十五晶体管的第二端输出第2j个第二扫描信号。

在本发明的一实施例中，上述的这些第一扫描信号用以驱动画素数组中奇数列的画素，且这些第二扫描信号用以驱动画素数组中偶数列的画素。

在本发明的一实施例中，上述的画素数组中每一列画素分别对应两条扫描线。

在本发明的一实施例中，上述的这些第一扫描信号用以驱动画素数组中每一画素列的奇画素，且这些第二扫描信号用以驱动画素数组中每一画素列的偶画素。

基于上述，本发明的显示面板，在每一个移位缓存器在下一个扫描信号输出时即刻停止其输出的扫描信号。藉此，可避免扫描信号产生重迭。

为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附图式作详细说明如下。

附图说明

图1为依据本发明一实施例的显示器的***示意图。

图2为图1中依据本发明一实施例的驱动波形示意图。

图3为图1中依据本发明一实施例的移位缓存器SL1的电路示意图。

图4为图1的移位缓存器中未配置晶体管TR9的驱动波形示意图。

【主要组件符号说明】

100：显示器

110：显示面板

120：画素数组

121_1~121_8：扫描线

122：资料线

130：闸极驱动器

131、132：闸极驱动电路

150：源极驱动器

C1、C2：电容

CK1、CKB1、CK2、CKB2：时序信号

L1、L2、L3、L4：画素列

LS1、LS2、LS3、LS4：信号配线

P：画素

SC1~SC9：扫描信号

SL1~SL4、SR1~SR4：移位缓存器

STV：启动信号

TR1~TR9：晶体管

VGL：低准位闸极电压。

具体实施方式

图1为依据本发明一实施例的显示器的***示意图。请参照图1，显示器100包括显示面板110、源极驱动器150。显示面板110包括画素数组120、以与闸极驱动电路131及132，其中闸极驱动电路131及132的功能组合可视为一闸极驱动器130。在本实施例中，闸极驱动电路131设置于显示面板110的基板上，且位于画素数组120的左侧（即第一侧）。闸极驱动电路132设置于显示面板110基板上，且位于画素数组120的右侧（即第二侧）。并且，在显示面板110的基板上的画素数组120即为显示面板110的显示区域，而闸极驱动电路131及132的设置区域则为显示面板110的非显示区域。

在此画素数组120以双闸极（dual gate）结构的画素数组为例，亦即画素数组120中每一画素列对应两条扫描线，并且每一画素列中每两个画素共享同一条资料线。如图1所示，画素数组120具有多条扫描线（如121_1~121_8）及多条数据线122，并且在两条扫描线（如121_1及121_2）内的多个画素P构成一个画素列（如L1），其中所示画素P为表示其耦接关系，而非真正的画素结构。

以画素列L1为例，并由图示左侧至右侧的方向来看，画素列L1的奇数个画素P为受扫描线121_1所传送的扫描信号（如SC1）的驱动而接收所耦接的资料线122所传送的显示数据，画素列L1的偶数个画素P为受扫描线121_1所传送的扫描信号（如SC2）的驱动而接收所耦接的资料线122所传送的显示数据，其余画素列（如L2~L4）中的画素P的驱动方式与画素列L1中的画素P相似，在此则不再赘述。

源极驱动器150用以输出多个显示数据至每一条数据线122，以透过数据线122传送显示数据至被驱动的画素P。闸极驱动电路131会依序输出扫描信号SC1、SC3、SC5、SC7、…..等（即第一扫描信号），以驱动画素数组120中每一画素列的奇画素P。同样地，闸极驱动电路132会依序输出扫描信号SC2、SC4、SC6、SC8、…..等（即第二扫描信号），以驱动画素数组120中每一画素列的偶画素。在画素数组120中的画素被驱动后，源极驱动器350会输出对应的显示数据以写入至驱动的画素中。

闸极驱动电路131包括移位缓存器SL1、SL2、SL3、SL4、…等（即第一移位缓存器）。移位缓存器SL1、SL2、SL3、SL4、…等同时接收第时序信号CK1（即第一时序信号）及时序信号CKB1（即第一时序信号的反相信号）。其中，时序信号CK1透过显示面板110的基板上的信号配线LS1传送至移位缓存器SL1、SL2、SL3、SL4、…等，时序信号CKB1透过显示面板110的基板上的信号配线LS2传送至移位缓存器SL1、SL2、SL3、SL4、…等。并且，信号配线LS1及LS2可设置于闸极驱动电路131中。

闸极驱动电路132包括移位缓存器SR1、SR2、SR3、SR4、…等（即第二移位缓存器）。移位缓存器SR1、SR2、SR3、SR4、…等同时接收时序信号CK2（即第二时序信号）及时序信号CKB2（即第二时序信号的反相信号）。其中，时序信号CK2透过显示面板110的基板上的信号配线LS3传送至移位缓存器SR1、SR2、SR3、SR4、…等，时序信号CKB2透过显示面板110的基板上的信号配线LS4传送至移位缓存器SR1、SR2、SR3、SR4、…等。并且，信号配线LS3及LS4可设置于闸极驱动电路132中。

图2为图1中依据本发明一实施例的驱动波形示意图。请参照图1及图2，在本实施例中，当移位缓存器SL1接收到启动信号STV时，移位缓存器SL1会被设定以处于驱动状态。接着，当移位缓存器SL1所接收的时序信号CK1为致能（在此以高电压准位为例）且时序信号CKB1为禁能（在此以低电压准位为例）时，移位缓存器SL1会输出扫描信号SC1。换言之，移位缓存器SL1会依据启动信号STV、时序信号CK1及CKB1输出扫描信号SC1。并且，扫描信号SC1会透过画素数组120的扫描线121_1传送至移位缓存器SR1。

当移位缓存器SR1接收到扫描信号SC1时，移位缓存器SR1会被设定以处于驱动状态。接着，当移位缓存器SR1所接收的时序信号CK2为致能且时序信号CKB2为禁能时，移位缓存器SR1会输出扫描信号SC2。换言之，移位缓存器SR1会依据扫描信号SC1、时序信号CK2及CKB2输出扫描信号SC2。并且，扫描信号SC2会透过画素数组120的扫描线121_2传送至移位缓存器SL1及SL2。此时，当移位缓存器SL1接收到扫描信号SC2时，移位缓存器SL1会处于停止状态以停止输出扫描信号SC1，以此避免扫描信号SC1与扫描信号SC2重迭。

当移位缓存器SL2接收到扫描信号SC2时，移位缓存器SL2会被设定以处于驱动状态。接着，当移位缓存器SL2所接收的时序信号CK1为禁能且时序信号CKB1为致能时，移位缓存器SL2会输出扫描信号SC3。换言之，移位缓存器SL2会依据扫描信号SC2、时序信号CK1及CKB1输出扫描信号SC3。并且，扫描信号SC3会透过画素数组120的扫描线121_3传送至移位缓存器SR1及SR2。此时，当移位缓存器SR1接收到扫描信号SC3时，移位缓存器SR1会处于停止状态以停止输出扫描信号SC2，以此避免扫描信号SC2与扫描信号SC3重迭。

当移位缓存器SR2接收到扫描信号SC3时，移位缓存器SR2会被设定以处于驱动状态。接着，当移位缓存器SR2所接收的时序信号CK2为禁能且时序信号CKB2为致能时，移位缓存器SR2会输出扫描信号SC4。换言之，移位缓存器SR2会依据扫描信号SC3、时序信号CK2及CKB2输出扫描信号SC4。并且，扫描信号SC4会透过画素数组120的扫描线121_4传送至移位缓存器SL2及SL3。此时，当移位缓存器SL2接收到扫描信号SC4时，移位缓存器SL2会处于停止状态以停止输出扫描信号SC3，以此避免扫描信号SC3与扫描信号SC4重迭。

当移位缓存器SL3接收到扫描信号SC4时，移位缓存器SL3会被设定以处于驱动状态。接着，当移位缓存器SL3所接收的时序信号CK1为致能且时序信号CKB1为禁能时，移位缓存器SL3会输出扫描信号SC5。换言之，移位缓存器SL3会依据扫描信号SC4、时序信号CK1及CKB1输出扫描信号SC5。并且，扫描信号SC5会透过画素数组120的扫描线121_5传送至移位缓存器SR2及SR3。此时，当移位缓存器SR2接收到扫描信号SC5时，移位缓存器SR2会处于停止状态以停止输出扫描信号SC4，以此避免扫描信号SC4与扫描信号SC5重迭。

其余移位缓存器（如SR3、SL4、SR4、…等）可依据上述说明的顺序推知其运作方式，并依此输出对应的扫描信号（如SC6、SC7、SC8、…等）。藉此，闸极驱动电路131及132会交替输出扫描信号SC1、SC2、SC3、…等至扫描线121_1、121_2、121_3、…等，以分别驱动耦接扫描线121_1、121_2、121_3、…等的画素P。

图3为图1中依据本发明一实施例的移位缓存器SR1的电路示意图。请参照图3，移位缓存器SL1包括晶体管TR1~TR9、电容C1及C2。晶体管TR1的汲极（即第一端）接收启动信号STV，晶体管TR1的闸极（即控制端）耦接晶体管ＴＲ１的汲极。晶体管TR2的汲极耦接晶体管TR1的汲极，晶体管TR2的源极（即第二端）耦接晶体管TR1的源极，晶体管TR2的闸极接收时序信号CKB1。晶体管TR3的汲极耦接晶体管TR1的源极，晶体管TR3的源极耦接低准位闸极电压VGL，晶体管TR3的闸极接收扫描信号SC2。晶体管TR4的汲极耦接晶体管TR1的源极，晶体管TR4的源极耦接低准位闸极电压VGL。

晶体管TR5的汲极耦接晶体管TR4的闸极，晶体管TR5的源极耦接低准位闸极电压VGL，晶体管TR5的闸极耦接晶体管TR1的源极。晶体管TR6的汲极接收时序信号CK1，晶体管TR6的源极输出扫描信号SC1，晶体管TR6的闸极耦接晶体管TR1的源极。晶体管TR7的汲极耦接晶体管TR6的源极，晶体管TR7的源极耦接低准位闸极电压VGL，晶体管TR7的闸极耦接晶体管TR4的闸极。晶体管TR8的汲极耦接晶体管TR6的源极，晶体管TR8的源极耦接低准位闸极电压VGL，晶体管TR8的闸极接收时序信号CKB1。晶体管TR9的汲极耦接晶体管TR6的源极，晶体管TR9的源极耦接低准位闸极电压VGL，晶体管TR9的闸极接收扫描信号SC2。电容C1耦接于晶体管TR6的汲极与晶体管TR5的汲极之间。电容C2耦接于晶体管TR6的闸极与晶体管TR6的源极之间。

当晶体管TR1接收到启动信号STV后，晶体管TR1会受启动信号STV的影响而呈现导通状态，进而输出启动信号STV以对电容C2充电。当电容C2的电压准位超过晶体管TR5及TR6的临界电压时，晶体管TR5及TR6呈现导通，此时移位缓存器SL1处于驱动状态。并且，导通的晶体管TR5会传送低准位闸极电压VGL（即低电压准位）至晶体管TR4及TR7的闸极，以使晶体管TR4及TR7呈现不导通的状态，进而避免晶体管TR4及TR7产生误动作而导通。

接着，当时序信号CK1为致能时，晶体管TR6会输出致能的时序信号CK1作为扫描信号SC1，并且电容C2与晶体管TR6呈现一个自举（bootstrap）组态，因此晶体管TR6会保持导通以持续输出扫描信号SC1。接着，当晶体管TR3及TR9的闸极接收到扫描信号SC2时，晶体管TR3及TR9会呈现导通。导通的晶体管TR9会即刻拉低晶体管TR6源极的电压准位至低电压准位，以停止输出扫描信号SC1，并且导通的晶体管TR3会拉低晶体管TR6的闸极的电压准位以使晶体管TR6呈现不导通，此时移位缓存器SL1处于停止状态。

之后，当时序信号CKB1为致能时，晶体管TR2及TR8会导通。导通的晶体管TR8同样会拉低晶体管TR6源极的电压准位为低电压准位。并且，在接收到启动信号STV之外的时间，晶体管TR2的汲极会接收到低电压准位，因此导通的晶体管TR2可拉低晶体管TR6的闸极的电压准位为低电压准位。藉此，可使移位缓存器SL1完全停止输出扫描信号SC1。

其余移位缓存器（如SR1、SL2、SR2、…等）的电路结构可参照移位缓存器SL1的说明，并且其运作原理亦相似，下述则说明每一移位缓存器的不同之处。在闸极驱动电压131的偶数移位缓存器（如SL2及SL4）中，晶体管TR1的汲极接收前一个扫描信号（如SC2及SC6），晶体管TR2及晶体管TR8的闸极接收时序信号CK1，晶体管TR3及晶体管TR9的闸极接收下一个扫描信号（如SC4及SC8），晶体管TR6的汲极接收时序信号CKB1，晶体管TR6的源极输出其扫描信号（如SC2及SC6）。

除移位缓存器SL1之外，在闸极驱动电压131的奇数移位缓存器（如SL3）中，晶体管TR1的汲极接收前一个扫描信号（如SC4），晶体管TR2及晶体管TR8的闸极接收时序信号CKB1，晶体管TR3及晶体管TR9的闸极接收下一个扫描信号（如SC6），晶体管TR6的汲极接收时序信号CK1，晶体管TR6的源极输出其扫描信号（如SC5）。

在闸极驱动电压132的奇数移位缓存器（如SR1、SR3）中，晶体管TR1的汲极接收前一个扫描信号（如SC1、SC5），晶体管TR2及晶体管TR8的闸极接收时序信号CKB2，晶体管TR3及晶体管TR9的闸极接收下一个扫描信号（如SC3、SC7），晶体管TR6的汲极接收时序信号CK2，晶体管TR6的源极输出其扫描信号（如SC2、SC6）。

在闸极驱动电压132的偶数移位缓存器（如SR2及SR4）中，晶体管TR1的汲极接收前一个扫描信号（如SC3及SC7），晶体管TR2及晶体管TR8的闸极接收时序信号CKB2，晶体管TR3及晶体管TR9的闸极接收下一个扫描信号（如SC5及SC9），晶体管TR6的汲极接收时序信号CK1，晶体管TR6的源极输出其扫描信号（如SC4及SC8）。

依据上述，每一移位缓存器透过其内部的晶体管TR9于下一个扫描信号输出时，立即停止输出其扫描信号，以避免扫描信号产生重迭，以下再绘示移位缓存器内未配置晶体管TR9时显示器的驱动波形，以突显本实施例的效果。图4为图1的移位缓存器中未配置晶体管TR9的驱动波形示意图。请参照图1至图4，在移位缓存器（如SL1）未配置晶体管TR9的情况下，若移位缓存器（如SL1）接收到下一个扫描信号（如SC2）时，则晶体管TR3会导通以拉低晶体管TR6闸极的电压准位。由于电容C2的影响，晶体管TR3会导通无法快速拉低晶体管TR6闸极的电压准位，导致移位缓存器（如SL1）所输出的扫描信号（如SC1）无法即刻停止且呈现逐步下降的状态。因此，每一移位缓存器（如SL1）所输出的扫描信号（如SC1）会与下一个扫描（如SC2）产生重迭，而使显示数据可能写入至错误的画素中。

值得一提的是，上述实施例的画素数组120以双闸极结构的画素数组为例，但在其它实施例中，画素数组120可以为传统的画素数组，亦即画素数组120中每一画素列对应一条扫描线，并且每一画素列中每一个画素使用一条数据线。并且，闸极驱动电路131输出的扫描信号SC1、SC3、SC5、SC7、…..等会分别输出至画素数组120中的奇数扫描线（如121_1、121_3）以驱动奇数列的画素，闸极驱动电路132输出的扫描信号SC2、SC4、SC6、SC8、…..等会分别输出至画素数组120中的偶数扫描线（如121_2、121_4）以驱动偶数列的画素。

综上所述，本发明实施例的显示面板，在每一个移位缓存器在下一个扫描信号输出时即刻停止其输出的扫描信号，并且每一个移位缓存器的输出端配置一个下拉晶体管（即晶体管TR9）以在下一个扫描信号输出时即刻停止其输出的扫描信号。藉此，可避免扫描信号产生重迭。并且，显示面板的画素数组可使用双闸极结构，以减少源极驱动器的数目，降低电路成本。此外，闸极驱动电路可透过面板制程于形成画素时一并制造，可节省闸极驱动器的成本，并可简化外部电路设计的复杂度，以及降低整体面板功率消耗。

虽然本发明已以实施例揭露如上，然其并非用以限定本发明，任何所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，故本发明的保护范围当视后附的申请专利范围所界定者为准。

Claims (7)

1.一种显示面板，其特征在于包括：

一基板；

一画素数组，设置在该基板；

多个第一移位缓存器，设置在该基板，用以依序输出多个第一扫描信号；以及

多个第二移位缓存器，设置在该基板，用以依序输出多个第二扫描信号；

其中，第j个第一移位缓存器依据第j个第二扫描信号停止输出第j个第一扫描信号，第j个第二移位缓存器依据第j+1个第一扫描信号停止输出第j个第二扫描信号，j为正整数，并且该些第一扫描信号及该些第二扫描信号用以驱动该画素数组；

其中每一第一移位缓存器包括：

一第一晶体管，该第一晶体管的第一端耦接该第一晶体管的控制端；

一第二晶体管，该第二晶体管的第一端耦接该第一晶体管的第一端，该第二晶体管的第二端耦接该第一晶体管的第二端；

一第三晶体管，该第三晶体管的第一端耦接该第一晶体管的第二端，该第三晶体管的第二端耦接一低准位闸极电压；

一第四晶体管，该第四晶体管的第一端耦接该第一晶体管的第二端，该第四晶体管的第二端耦接该低准位闸极电压；

一第五晶体管，该第五晶体管的第一端耦接该第四晶体管的控制端，该第五晶体管的第二端耦接该低准位闸极电压，该第五晶体管的控制端耦接该第一晶体管的第二端；

一第六晶体管，该第六晶体管的控制端耦接该第一晶体管的第二端；

一第七晶体管，该第七晶体管的第一端耦接该第六晶体管的第二端，该第七晶体管的第二端耦接该低准位闸极电压，该第七晶体管的控制端耦接该第四晶体管的控制端；

一第八晶体管，该第八晶体管的第一端耦接该第六晶体管的第二端，该第八晶体管的第二端耦接该低准位闸极电压；

一第九晶体管，该第九晶体管的第一端耦接该第六晶体管的第二端，该第九晶体管的第二端耦接该低准位闸极电压；

一第一电容，耦接于该第六晶体管的第一端与该第五晶体管的第一端之间；以及

一第二电容，耦接于该第六晶体管的第二端与该第六晶体管的控制端之间；

其中，在第一个第一移位缓存器中，该第一晶体管的第一端接收一启动信号，该第二晶体管的控制端及该第八晶体管的控制端接收一第一时序信号的反相信号，该第三晶体管的控制端及该第九晶体管的控制端接收第一个第二扫描信号，该第六晶体管的第一端接收该第一时序信号，该第六晶体管的第二端输出第一个第一扫描信号；

在第2j个第一移位缓存器中，该第一晶体管的第一端接收第(2j-1)个第二扫描信号，该第二晶体管的控制端及该第八晶体管的控制端接收该第一时序信号，该第三晶体管的控制端及该第九晶体管的控制端接收第2j个第二扫描信号，该第六晶体管的第一端接收该第一时序信号的反相信号，该第六晶体管的第二端输出第2j个第一扫描信号；

在第(2j+1)个第一移位缓存器中，该第一晶体管的第一端接收第2j个第二扫描信号，该第二晶体管的控制端及该第八晶体管的控制端接收该第一时序信号的反相信号，该第三晶体管的控制端及该第九晶体管的控制端接收第(2j+1)个第二扫描信号，该第六晶体管的第一端接收该第一时序信号，该第六晶体管的第二端输出第(2j+1)个第一扫描信号。

2.根据权利要求1所述的显示面板，其特征在于其中每一第二移位缓存器包括：

一第十晶体管，该第十晶体管的第一端耦接该第十晶体管的控制端；

一第十一晶体管，该第十一晶体管的第一端耦接该第十晶体管的第一端，该第十一晶体管的第二端耦接该第十晶体管的第二端；

一第十二晶体管，该第十二晶体管的第一端耦接该第十晶体管的第二端，该第十二晶体管的第二端耦接一低准位闸极电压；

一第十三晶体管，该第十三晶体管的第一端耦接该第十晶体管的第二端，该第十三晶体管的第二端耦接该低准位闸极电压；

一第十四晶体管，该第十四晶体管的第一端耦接该第十三晶体管的控制端，该第十四晶体管的第二端耦接该低准位闸极电压，该第十四晶体管的控制端耦接该第十晶体管的第二端；

一第十五晶体管，该第十五晶体管的控制端耦接该第一晶体管的第二端；

一第十六晶体管，该第十六晶体管的第一端耦接该第十五晶体管的第二端，该第十六晶体管的第二端耦接该低准位闸极电压，该第十六晶体管的控制端耦接该第十三晶体管的控制端；

一第十七晶体管，该第十七晶体管的第一端耦接该第十五晶体管的第二端，该第十七晶体管的第二端耦接该低准位闸极电压；

一第十八晶体管，该第十八晶体管的第一端耦接该第十五晶体管的第二端，该第十八晶体管的第二端耦接该低准位闸极电压；

一第三电容，耦接于该第十五晶体管的第一端与该第十四晶体管的第一端之间；以及

一第四电容，耦接于该第十五晶体管的第二端与该第十五晶体管的控制端之间；

其中，在第(2j-1)个第二移位缓存器中，该第十晶体管的第一端接收第(2j-1)个第一扫描信号，该第十一晶体管的控制端及该第十七晶体管的控制端接收一第二时序信号的反相信号，该第十二晶体管的控制端及该第十八晶体管的控制端接收第2j个第一扫描信号，该第十五晶体管的第一端接收该第二时序信号，该第十五晶体管的第二端输出第(2j-1)个第二扫描信号；

在第2j个第二移位缓存器中，该第十晶体管的第一端接收第2j个第一扫描信号，该第十一晶体管的控制端及该第十七晶体管的控制端接收该第二时序信号，该第十二晶体管的控制端及该第十八晶体管的控制端接收第(2j+1)个第一扫描信号，该第十五晶体管的第一端接收该第二时序信号的反相信号，该第十五晶体管的第二端输出第2j个第二扫描信号。

3.根据权利要求1所述的显示面板，其特征在于：其中该些第一扫描信号用以驱动该画素数组中奇数列的画素，且该些第二扫描信号用以驱动该画素数组中偶数列的画素。

4.根据权利要求1所述的显示面板，其特征在于：其中该画素数组中每一列画素分别对应两条扫描线。

5.根据权利要求4所述的显示面板，其特征在于：其中该些第一扫描信号用以驱动该画素数组中每一画素列的奇画素，且该些第二扫描信号用以驱动该画素数组中每一画素列的偶画素。

6.根据权利要求1所述的显示面板，其特征在于：其中该些第一移位缓存器设置在该画素数组的一第一侧，且该些第二移位缓存器设置在该画素数组的一第二侧。

7.根据权利要求6所述的显示面板，其特征在于更包括：

一第一信号配线，设置在该基板，并位在该画素数组的该第一侧，该第一信号配线用以传送该第一时序信号至该些第一移位缓存器；

一第二信号配线，设置在该基板，并位在该画素数组的该第一侧，该第二信号配线用以传送该第一时序信号的反相信号至该些第一移位缓存器；

一第三信号配线，设置在该基板，并位在该画素数组的该第二侧，该第三信号配线用以传送该第二时序信号至该些第二移位缓存器；以及

一第四信号配线，设置在该基板，并位在该画素数组的该第二侧，该第四信号配线用以传送该第二时序信号的反相信号至该些第二移位缓存器。

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