CN1577774A - 半导体装置的制造方法 - Google Patents

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Abstract

本发明栅极一种半导体装置的制造方法。本发明的课题在于得到能适当地抑制因掺杂剂的穿透引起的阈值电压的变动的半导体装置的制造方法。本发明的半导体装置的制造方法，其特征在于具备：(a)准备半导体衬底的工序；(b)在上述半导体衬底的主表面内有选择地形成元件隔离绝缘膜的工序；(c)在由上述元件隔离绝缘膜规定的元件形成区内、在上述半导体衬底的上述主表面上经栅绝缘膜有选择地形成栅电极的工序；(d)在上述半导体衬底内导入氢离子或氘离子的工序；(e)在上述元件形成区内、在上述半导体衬底的上述主表面内夹住上述栅电极形成成对的源、漏区的工序；以及(f)在上述源、漏区上形成金属－半导体化合物层的工序。

Description

半导体装置的制造方法
本发明是申请号为01142901.1、申请日为2001年11月30日、发明名称为“半导体装置的制造方法和半导体装置”的发明专利申请的分案申请。
技术领域
本发明涉及半导体装置的制造方法和半导体装置，特别是涉及MOSFET(金属氧化物半导体场效应晶体管)的制造方法和结构。
背景技术
伴随半导体装置的微细化，作为提高MOSFET的漏电流来实现电路的高速化的试验之一，在栅、源和漏中形成金属硅化物的技术已实现实用化。金属硅化物是以其电阻值比掺杂多晶硅的电阻值低为特征的物质。通过在硅上淀积了高熔点金属膜后进行RTA(快速热退火)等的热处理使硅与高熔点金属反应来形成金属硅化物。通过在栅、源和漏中形成金属硅化物，由于各区的电阻值下降，故可提高漏电流。
作为金属硅化物的种类，已知有硅化钛(TiSi2)、硅化钨(WSi2)、硅化镍(NiSi)、硅化铂(PtSi)和硅化钴(CoSi2)等。其中，已知即使将硅化钴应用于栅长为0.1微米以下的微细的栅电极，也能实现栅电极的低电阻化。另一方面，已知在将硅化钛应用于栅长为0.15微米以下的栅电极的情况下，由于细线效应的缘故，栅电极的电阻反而上升。在硅化钴、、硅化镍和硅化铂中，不发生这样的细线效应。
在此，说明钴(Co)与硅(Si)的反应。在400℃下，Co与Si开始反应，形成Co2Si，薄层电阻缓慢地上升。在450～500℃下形成CoSi，薄层电阻为最大。在600℃以上形成CoSi2，薄层电阻变低。
在硅化钴的形成工艺中，首先，在450～600℃下进行第一次RTA。其次，在除去了未反应的Co后，为了降低薄层电阻，在650～800℃下进行第二次RTA。再有，如果将第二次RTA的温度提高到900℃，则由于金属硅化物中的Co向硅衬底内扩散并到达源、漏区的pn结附近，故漏泄电流增大。
图28是示出形成了硅化钴的一般的MOSFET结构的剖面图。在硅衬底101的上表面内有选择地形成了STI(浅槽隔离)区102。在硅衬底101的上表面上经栅绝缘膜103有选择地形成了栅电极104。在栅电极104上形成了硅化钴106。此外，在硅衬底101的上表面内形成了与STI102的侧面接触的、夹住栅电极104的下方的沟道区而成对的源、漏区111。在源、漏区111上形成了硅化钴层112。在栅电极104的侧面经第1和第2偏移膜107、108形成了侧壁109。
通过高熔点金属向硅侧扩散来进行硅化反应。因此，如图28中所示，钴沿第2偏移膜108与硅衬底101的界面侵入，形成硅化钴层112的侵入部114。此外，钴沿STI102与硅衬底101的界面侵入，形成硅化钴层112的侵入部115。
伴随半导体装置的微细化，如果侧壁109的宽度为10nm以下，则硅化钴层112的侵入部114到达栅绝缘膜103，在栅部处的漏泄电流就增大。此外，如果在源、漏区111与硅衬底101的界面上形成的pn结的深度从硅衬底101的上表面算起浅于0.05微米，则硅化钴层112的侵入部115到达pn结的耗尽层，在源、漏区部分的漏泄电流就增大。
此外，在硅化的反应过程中，起因于在晶体相变时产生的应力等，有金属硅化物以尖峰状异常生长的情况。在图28中示出了异常生长的硅化钴的尖峰113。硅化钴在400～450℃的温度下异常生长，形成尖峰113。伴随半导体装置的微细化，如果在源、漏区111与硅衬底101的界面上形成的pn结的深度从硅衬底101的上表面算起浅于0.05微米，则尖峰113到达pn结的耗尽层，在源、漏区部分的漏泄电流就增大。
作为抑制起因于硅化钴的异常生长的尖峰的发生的方法之一，已知有预非晶化法。在该方法中，在淀积钴膜之前，利用氮和锗的离子注入，预先使硅衬底非晶化，其后形成硅化钴。利用硅衬底的预非晶化，缓和了反应时在硅化物与硅的界面上产生的应力，抑制了尖峰的发生。
图29～35是按工序的顺序示出由预非晶化法得到的N型MOSFET的现有的制造方法的剖面图。参照图29，首先在硅衬底101的上表面内有选择地形成STI102。其次，进行形成阱、沟道中止层和沟道掺杂层(都未图示)用的离子注入。其次，在硅衬底101的上表面上形成氧化硅膜120。其次，利用CVD法在整个面上淀积非晶硅膜121。其次，利用离子注入法在非晶硅膜121内注入磷离子122。
参照图30，其次，利用照相制版法和各向异性干刻蚀法对非晶硅膜121和氧化硅膜120进行构图，形成栅电极104和栅绝缘膜103。其次，利用CVD法在整个面上淀积TEOS(原硅酸四乙酯)膜123等氧化硅类的绝缘膜。利用该淀积时的温度，在栅电极104中开始非晶硅的多晶硅化。
参照图31，其次，通过对TEOS膜123进行各向异性刻蚀，在由栅绝缘膜103和栅电极104构成的栅结构的侧面上形成第1偏移膜107。其次，通过注入砷离子124，在硅衬底101的上表面内形成延伸区110。此外，通过注入硼离子125，在硅衬底101内形成袋状注入区(未图示)。形成第1偏移膜107的目的是：在离子注入时保护栅绝缘膜103；通过使有效沟道长度Leff增大来降低阈值电压的离散性；以及减少由栅电极104和延伸区110构成的电容(栅重叠电容)。此外，利用袋状注入区的形成，在缓和阈值电压偏离的同时，抑制表面穿通的发生。在栅电极104内也注入砷离子124和硼离子125。
参照图32，其次，利用CVD法在整个面上按下述顺序淀积TEOS膜126和氮化硅膜127。利用该淀积时的温度，进一步进行栅电极104的多晶硅化。
参照图33，其次，通过对氮化硅膜127和TEOS膜126进行各向异性刻蚀，形成侧壁109和第2偏移膜108。其次，通过注入砷离子128，形成源、漏区111。在栅电极104内也注入砷离子128。其次，为了使导入硅衬底101内的砷离子124、128和硼离子125导电性地激活，进行1100℃的RTA。通过该热处理，因离子注入而在硅衬底101内产生的缺陷得到恢复。此外，通过该热处理，在栅电极104中形成具有沿栅电极104的膜厚方向延伸的晶粒边界105的柱状晶粒。
参照图34，其次，为了使源、漏区111的上表面非晶化，即为了进行上述预非晶化，注入锗离子(未图示)。其次，例如利用在氩气氛下的溅射，除去在源、漏区111的表面上形成的自然氧化膜(未图示)。之所以除去自然氧化膜，是为了避免金属硅化物的电阻值因自然氧化膜而上升。其次，按下述顺序在整个面上淀积钴膜129和氮化钛膜130。之所以形成氮化钛膜130，是为了防止钴膜129发生自然氧化、或在晶片的运送中或在装置内的处理中氧混入到钴膜129中等，以防止薄层电阻上升。
参照图35，其次，在400℃下进行第一次RTA。其次，在除去了氮化钛膜130和未反应的钴膜129后，在700℃下进行第二次RTA。由此，在栅电极104的上表面被硅化并形成硅化钴层106的同时，源、漏区111的上表面被硅化并形成硅化钴层112。
但是，在以上那样的MOSFET的现有的制造方法中，存在以下那样的问题。
第1个问题。
如图33中所示，在栅电极104中形成具有沿栅电极104的膜厚方向延伸的晶粒边界105的柱状晶粒。由于沿晶粒边界扩散的掺杂剂的扩散系数比在晶粒中扩散的掺杂剂的扩散系数大，故导入到栅电极104内的掺杂剂主要沿晶粒边界105扩散，到达栅电极104与栅绝缘膜103的界面。为了抑制栅耗尽化，希望在该界面附近较多的掺杂剂被激活。但是，如果到达该界面附近的掺杂剂的量过多，则一部分掺杂剂就会穿透栅绝缘膜103而到达硅衬底101内，其结果，MOSFET的阈值电压就偏离了设计值，该现象称为「掺杂剂的穿透」。
为了抑制因掺杂剂的穿透引起的阈值电压的变动，必须利用某种方法来降低到达栅电极104与栅绝缘膜103的界面的掺杂剂的量。但是，必须在栅电极104内以高浓度注入掺杂剂的离子，以达到多晶硅发生简并的程度。因而，单纯降低在栅电极104内注入的离子的剂量的做法，会发生栅电极104的电阻值上升的问题或起因于栅耗尽化而使电流驱动能力下降等的问题。因而，不能采用单纯降低剂量的方法。
这样，按照MOSFET的现有的制造方法，存在不能适当地抑制因掺杂剂的穿透引起的阈值电压的变动的问题。
第2个问题。
如比较图28和图35则可知，按照预非晶化法的MOSFET的现有的制造方法，避免或抑制了因硅化物的异常生长而引起的尖峰113的发生。但是，即使利用预非晶化法，也不能避免硅化钴层112的侵入部114、115的发生。
这样，如果按照MOSFET的现有的制造方法，则依然形成硅化钴层112的侵入部114、115。因而，伴随半导体装置的微细化，存在栅部分或源、漏区部分处的漏泄电流增大这样的问题。
此外，在图30中示出的工序中，通过对非晶硅膜121进行各向异性刻蚀来形成栅电极104，但在该各向异性刻蚀工序中被使用的气体是CFx等的自由基。自由基的一部分被刻蚀装置内的等离子体层与晶片之间的电场加速，混入到硅衬底101内。混入到硅衬底101内的自由基由于与硅原子的原子核散射而离解为C原子和F原子。F原子因热处理而成为F2分子，或与硅衬底101中的氢原子化学键合而成为o分子，挥发到硅衬底101外。与此不同，C原子残留在硅衬底101内，也存在成为漏泄电流的发生源这样的问题。
此外，在约0.15微米以下的狭窄区域中形成金属硅化物的情况下，从高电阻的CoSi向低电阻的CoSi2的相变温度上升。因而，在约800℃以上的高温加热时引起金属硅化物的凝集，也存在金属硅化物发生断线这样的问题。
第3个问题。
为了抑制短沟道效应的发生，存在在硅衬底101的上表面内较浅地形成延伸区110的趋势。但是，如果延伸区110的深度变浅，则薄层电阻变大，与此相随，存在MOSFET的电流驱动能力下降这样的问题。
发明内容
本发明是为了解决这些问题而进行的，本发明的第1目的在于得到下述的半导体装置的制造方法和半导体装置，其中，不使栅电极内的杂质浓度下降而能适当地抑制因掺杂剂的穿透引起的阈值电压的变动。此外，本发明的第2目的在于得到下述的半导体装置的制造方法和半导体装置，其中，通过避免在栅电极的偏移膜与硅衬底的界面或STI与硅衬底的界面处形成金属硅化物的侵入部，可减少在栅部分或源、漏区部分处的漏泄电流。本发明的第3目的在于得到下述的半导体装置的制造方法和半导体装置，其中，即使在硅衬底内形成浅的延伸区的情况下，通过抑制延伸区的薄层电阻的增大，也可提高MOSFET的电流驱动能力。
因此，本发明提供了一种半导体装置的制造方法，其特征在于，具备：(a)准备半导体衬底的工序；(b)在上述半导体衬底的主表面内有选择地形成元件隔离绝缘膜的工序；(c)在由上述元件隔离绝缘膜规定的元件形成区内、在上述半导体衬底的上述主表面上经栅绝缘膜有选择地形成栅电极的工序；(d)在上述半导体衬底内导入氢离子或氘离子的工序；(e)在上述元件形成区内、在上述半导体衬底的上述主表面内夹住上述栅电极形成成对的源、漏区的工序；以及(f)在上述源、漏区上形成金属-半导体化合物层的工序。
其中，在上述工序(d)中，至少在由上述元件隔离绝缘膜的底面和侧面规定的角部附近导入上述氢离子或上述氘离子。
或者，在上述工序(d)中，至少在由上述元件隔离绝缘膜的侧面和上述半导体衬底的上述主表面规定的角部附近导入上述氢离子或上述氘离子。
或者，在上述工序(d)中，至少在上述栅电极的端部附近的上述半导体衬底的上述主表面内导入上述氢离子或上述氘离子。
其中，上述工序(f)具有：(f-1)在上述源、漏区上形成金属膜的工序；以及(f-2)通过进行热处理使上述源、漏区与上述金属膜反应的工序，在氢气氛或氘气氛中进行上述工序(f-2)中的上述热处理。
按照本发明，通过在半导体膜内导入氢离子或氘离子，利用其后的热处理，可形成在至少一部分中具有粒状晶粒层的多晶膜。粒状晶粒层具有包含不沿多晶膜的膜厚方向延伸的晶粒边界的、在多个方向上延伸的多个晶粒边界。因而，导入到多晶膜内的掺杂剂在粒状晶粒层内沿在多个方向上延伸的多个晶粒边界在多个方向上扩散。因而可减少到达栅电极与栅绝缘膜的界面上的掺杂剂的量。其结果，不使栅电极内的杂质浓度下降就能适当地抑制因掺杂剂的穿透引起的阈值电压的变动。
此外，即使在栅中混入了氧、碳、氟等杂质的情况下，通过进行热处理，通过导入到栅中的氢原子或氘原子与这些杂质结合而挥发，可从栅中除去上述杂质。其结果，可抑制栅电极的电阻变高。
此外，按照本发明，在热处理时可增加残留在半导体膜内的氢或氘的量。
此外，按照本发明，可得到在应力集中的区域中半导体原子相互间变形了的键被打开的效果。此外，也可得到能利用氢原子或氘原子来除去已被混入到源、漏区中的杂质的效果。此外，也可得到在栅绝缘膜的下方附近、或元件隔离绝缘膜与半导体衬底的界面附近能抑制金属-半导体化合物层的侵入部的发生的效果。再者，也可得到能利用氢原子或氘原子来除去在源、漏区上形成的自然氧化膜的效果。
此外，按照本发明，通过利用同一工序进行向半导体膜内导入氢离子或氘离子的工序和向半导体衬底内导入氢离子或氘离子的工序，与利用分开的工序来进行的情况相比，可谋求制造工序的简化。
此外，按照本发明，由于在延伸区上形成导入了杂质的半导体层，故即使在为了抑制短沟道效应的发生而在半导体衬底内形成了浅的延伸区的情况下，也可利用低电阻的半导体层来抑制延伸区的薄层电阻的增加。
此外，按照本发明，作为第1效果，利用热处理切断半导体衬底中的半导体原子相互间的键，半导体原子发生热扩散，以便减缓应力。此外，在此时，导入到半导体衬底内的氢原子或氘原子与一部分半导体原子键合，端接悬挂键。其结果，在应力集中的区域(由元件隔离绝缘膜的底面和侧面规定的角部附近、由元件隔离绝缘膜的侧面和半导体衬底的上表面规定的角部附近、栅电极的端部附近)处，半导体原子相互间变形了的键被打开。
此外，作为第2效果，即使在源、漏区中混入了氧、碳、氟等杂质的情况下，通过进行热处理，导入到半导体衬底内的氢原子或氘原子与这些杂质结合而挥发，可从半导体衬底中除去上述杂质。
此外，作为第3效果，在栅绝缘膜的下方附近、或元件隔离绝缘膜与半导体衬底的界面附近，形成了氢扩散层或氘扩散层。在这些区域内，与其它区域相比，可抑制硅化反应。因而，可抑制金属-半导体化合物层的侵入部的发生。
此外，作为第4效果，即使在已露出的源、漏区上形成了自然氧化膜的情况下，该自然氧化膜被导入到半导体衬底内的氢离子或氘原子还原，成为H2O而挥发。因此，可有效地除去在源、漏区上形成的自然氧化膜。因而，可降低其后在源、漏区上形成的金属-半导体化合物层的电阻值。
此外，按照本发明，在应力集中的区域、即由元件隔离绝缘膜的底面和侧面规定的角部附近，将半导体原子相互间变形了的键打开。
此外，按照本发明，在应力集中的区域、即由元件隔离绝缘膜的侧面和半导体衬底的主表面规定的角部附近，将半导体原子相互间变形了的键打开。
此外，按照本发明，在应力集中的区域、即栅电极的端部附近，将半导体原子相互间变形了的键打开。
此外，按照本发明，在热处理时可增加残留在半导体衬底内的氢或氘的量而不使其挥发。
此外，按照本发明，由于在延伸区上形成导入了杂质的半导体层，故即使在为了抑制短沟道效应的发生而在半导体衬底内形成了浅的延伸区的情况下，也可利用低电阻的半导体层来抑制延伸区的薄层电阻的增加。
此外，按照本发明，可得到在应力集中的区域中半导体原子相互间变形了的键被打开的效果。此外，也可得到能利用氢原子或氘原子来除去已被混入到源、漏区中的杂质的效果。此外，也可得到在栅绝缘膜的下方附近能抑制金属-半导体化合物层的侵入部的发生的效果。再者，也可得到能利用氢离子或氘离子来除去在源、漏区上形成的自然氧化膜的效果。
此外，按照本发明，由于在延伸区上形成导入了杂质的外延生长层，故即使在为了抑制短沟道效应的发生而在半导体衬底内形成了浅的延伸区的情况下，也可利用低电阻的外延生长层来抑制延伸区的薄层电阻的增加。
此外，按照本发明，通过形成源、漏区，可进一步降低源、漏部的薄层电阻，可实现进一步的高速工作。
此外，按照本发明，可降低延伸区的薄层电阻值、可降低源、漏区的电阻值。
附图说明
图1是按工序顺序示出本发明的实施例1的MOSFET的制造方法的剖面图。
图2是按工序顺序示出本发明的实施例1的MOSFET的制造方法的剖面图。
图3是按工序顺序示出本发明的实施例1的MOSFET的制造方法的剖面图。
图4是按工序顺序示出本发明的实施例1的MOSFET的制造方法的剖面图。
图5是按工序顺序示出本发明的实施例1的MOSFET的制造方法的剖面图。
图6是按工序顺序示出本发明的实施例1的MOSFET的制造方法的剖面图。
图7是按工序顺序示出本发明的实施例1的MOSFET的制造方法的剖面图。
图8是按工序顺序示出本发明的实施例1的MOSFET的制造方法的剖面图。
图9是按工序顺序示出本发明的实施例1的MOSFET的制造方法的剖面图。
图10是按工序顺序示出本发明的实施例1的MOSFET的制造方法的剖面图。
图11是按工序顺序示出本发明的实施例2的MOSFET的制造方法的剖面图。
图12是按工序顺序示出本发明的实施例2的MOSFET的制造方法的剖面图。
图13是按工序顺序示出本发明的实施例2的MOSFET的制造方法的剖面图。
图14是按工序顺序示出本发明的实施例2的MOSFET的制造方法的剖面图。
图15是按工序顺序示出本发明的实施例2的MOSFET的制造方法的剖面图。
图16是按工序顺序示出本发明的实施例2的MOSFET的制造方法的剖面图。
图17是按工序顺序示出本发明的实施例2的MOSFET的制造方法的剖面图。
图18是示出了有源区的间距与pn结漏泄的关系的曲线图。
图19是示出了pn结的深度与漏泄电流大小的关系的曲线图。
图20是按工序顺序示出本发明的实施例3的MOSFET的制造方法的剖面图。
图21是按工序顺序示出本发明的实施例3的MOSFET的制造方法的剖面图。
图22是按工序顺序示出本发明的实施例3的MOSFET的制造方法的剖面图。
图23是按工序顺序示出本发明的实施例3的MOSFET的制造方法的剖面图。
图24是按工序顺序示出本发明的实施例3的MOSFET的制造方法的剖面图。
图25是按工序顺序示出本发明的实施例3的第1变例的MOSFET的制造方法的剖面图。
图26是按工序顺序示出本发明的实施例3的第2变例的MOSFET的制造方法的剖面图。
图27是按工序顺序示出本发明的实施例3的第2变例的MOSFET的制造方法的剖面图。
图28是示出形成了硅化钴的一般的MOSFET的结构的剖面图。
图29是按工序顺序示出MOSFET的现有的制造方法的剖面图。
图30是按工序顺序示出MOSFET的现有的制造方法的剖面图。
图31是按工序顺序示出MOSFET的现有的制造方法的剖面图。
图32是按工序顺序示出MOSFET的现有的制造方法的剖面图。
图33是按工序顺序示出MOSFET的现有的制造方法的剖面图。
图34是按工序顺序示出MOSFET的现有的制造方法的剖面图。
图35是按工序顺序示出MOSFET的现有的制造方法的剖面图。
具体实施方式
实施例1.
图1～10是按工序顺序示出本发明的实施例1的N型MOSFET的制造方法的剖面图。参照图1，首先，利用众所周知的槽隔离技术，在硅衬底1的上表面内有选择地形成STI2。其次，进行形成阱、沟道中止层和沟道掺杂层(都未图示)用的离子注入。其次，在由STI2规定的元件形成区(有源区)内，利用热氧化法在硅衬底1的上表面上形成氧化硅膜20。其次，利用CVD法在整个面上淀积非晶硅膜21。其次，为降低栅电极的电阻，利用离子注入法在非晶硅膜21内注入磷离子22。
参照图2，其次，利用离子注入法，在非晶硅膜21内注入氢离子40。氢离子40的剂量约为1×1015～1×1017/cm2。利用氢离子40的离子注入，在非晶硅膜21内形成氢离子注入层41。再有，在图2中，示出了只在非晶硅膜21内的中层部形成了氢离子注入层41的情况，但也可只在上层部或下层部形成。此外，也可在从非晶硅膜21分上表面到底面的区域内形成氢离子注入层41。此外，也可不利用离子注入法、而是使用氢原子的自由基束，在非晶硅膜21内导入氢自由基。关于后述的实施例2、3，也是同样的。可由使用ECR等离子体源或RF等离子体源、或使用热丝方式等众所周知的方法来生成自由基束。
参照图3，其次，在氮气氛或氩气氛下，进行约400～600℃的热处理。例如，在非晶硅的多晶硅化(结晶化)开始的温度、即约550℃下进行热处理。由此，在形成了氢离子注入层41部分以外的非晶硅膜21内形成具有沿非晶硅膜21的膜厚方向延伸的晶粒边界的柱状晶粒。另一方面，在氢离子注入层41内，由于硅原子的悬挂键被氢原子端接，故在氢离子注入层41内的结晶化速度比在非晶硅膜21的其它部分的结晶化速度慢。其结果，由氢离子注入层41内的结晶化形成的晶粒的大小比在由其它部分的结晶化形成的柱状晶粒的大小要小，形成粒状晶粒。如图3中所示，通过对非晶硅膜21进行热处理形成的多晶硅膜44a在上层部和下层部具有柱状晶粒43，在中层部具有粒状晶粒42。而且，粒状晶粒层42具有沿多晶硅膜44a的膜厚方向延伸的晶粒边界及沿多晶硅膜44a的膜厚方向以外的方向延伸的晶粒边界等在多个方向上延伸的多个晶粒边界。
参照图4，其次，利用照相制版法和各向异性干刻蚀法对多晶硅膜44a和氧化硅膜20进行构图，形成栅电极44和栅绝缘膜3。其次，利用CVD法在整个面上淀积TEOS膜23等氧化硅类的绝缘膜。
但是，也可不在栅构图之前进行热处理来进行非晶硅的结晶化(图3)，而是如图10中所示，通过将淀积TEOS膜23时的温度设定为约400℃～600℃，同时进行非晶硅的结晶化。
参照图5，其次，通过对TEOS膜23进行各向异性刻蚀，在由栅绝缘膜3和栅电极44构成的栅结构的侧面形成第1偏移膜7。其次，通过注入砷离子24，在硅衬底1的上表面内形成延伸区10。此外，通过注入硼离子25，在硅衬底1内形成袋状注入区(未图示)。
参照图6，其次，利用CVD法在整个面上按下述顺序淀积TEOS膜26和氮化硅膜27。参照图7，其次，通过对氮化硅膜27和TEOS膜26进行各向异性刻蚀，形成侧壁9和第2偏移膜8。第2偏移膜8在第1偏移膜7的侧面和硅衬底1的上表面上形成。侧壁9经第1和第2偏移膜7、8在栅电极44的侧面上形成。其次，通过注入砷离子28，在硅衬底1的上表面内形成源、漏区11。其次，为了使导入到硅衬底1内的砷离子24、28和硼离子25导电性地激活，进行1100℃的RTA。利用该热处理，因离子注入而在硅衬底1内产生的缺陷得到恢复。
参照图8，其次，为了使源、漏区11的上表面非晶化，即、为了进行预非晶化，注入锗离子(未图示)。其次，例如利用在氩气氛下的溅射，除去在源、漏区11的表面上形成的自然氧化膜(未图示)。其次，按下述顺序在整个面上淀积钴膜29和氮化钛膜30。但是，也可形成氮化钨膜来代替氮化钛膜30。
参照图9，其次，在400℃下进行第一次RTA。其次，在除去了氮化钛膜30和未反应的钴膜29后，在700℃下进行第二次RTA。由此，在栅电极44的上表面被硅化并形成硅化钴层6的同时，源、漏区11的上表面被硅化并形成硅化钴层12。
这样，按照本实施例1的MOSFET的制造方法，通过在非晶硅膜21内导入氢离子40形成氢离子注入层41，利用其后的热处理，形成在至少一部分中具有粒状晶粒层42的多晶硅膜44a。如图3中所示，粒状晶粒层42包含不沿多晶硅膜44a的膜厚方向延伸的晶粒边界。具有在多个方向上延伸的多个晶粒边界。因而，导入到多晶硅膜44a和栅电极44内的掺杂剂在粒状晶粒层42内沿在多个方向上延伸的多个晶粒边界在多个方向上扩散。因而可减少到达栅电极44与栅绝缘膜3的界面上的掺杂剂的量。其结果，不使栅电极内的杂质浓度下降就能适当地抑制因掺杂剂的穿透引起的阈值电压的变动。
此外，在栅中混入了氧、碳、氟等杂质的情况下，这些杂质与硅结合，形成绝缘物，产生栅电极的电阻变高的问题。但是，按照本实施例1的MOSFET的制造方法，通过进行200℃以上的热处理，通过导入到栅中的氢原子(或后述的氘原子)与这些杂质结合而挥发，可从栅中除去上述杂质。其结果，可抑制栅电极的电阻变高。
再有，在以上的说明中，在图2中示出的工序中，在非晶硅膜21中注入了氢离子40，但也可注入氘离子(D+)来代替氢离子(H+)。关于后述的实施例2、3，也是同样的。如果结晶化用的热处理的温度变高，则Si-H键被切断，多晶硅膜44a内的氢原子成为氢分子(H2)而挥发到膜外。而且，留下的硅原子在与其它的硅原子之间形成Si-Si键，过度地进行多晶硅化。但是，由于Si-D键的结合能比Si-H键的结合能大，故在相同的温度下进行了热处理的情况下，因热处理成为氘分子(D2)而挥发的量与氢分子的挥发量相比受到抑制。其结果，过度的多晶硅化(进而是柱状化)也受到抑制。于是，在形成粒状晶粒时，使用氘离子的做法可在更高的温度下进行热处理。
此外，在以上的说明中，在图3中示出的工序中，在氮气氛或氩气氛下进行了结晶化用的热处理，但也可在氢气氛下(在注入了氘离子的情况下在氘气氛下)进行。由此，可增加残留在多晶硅膜44a中的氢或氘的量，可促进粒状晶粒的形成。
实施例2.
图11～17是按工序顺序示出本发明的实施例2的N型MOSFET的制造方法的剖面图。首先，经过与上述实施例1同样的工序，得到图1中示出的结构。参照图11，其次，利用照相制版法和各向异性干刻蚀法对非晶硅膜21和氧化硅膜20进行构图，形成栅电极50和栅绝缘膜3。
参照图12，其次，利用CVD法在整个面上淀积TEOS膜23。但是，也可形成HTO膜、氧氮化硅膜、氮化硅膜或这些膜的多层膜，来代替TEOS膜23。其次，通过对TEOS膜23进行各向异性刻蚀，在由栅绝缘膜3和栅电极50构成的栅结构的侧面上形成第1偏移膜7。其次，通过注入砷离子24，在硅衬底1的上表面内形成延伸区10。此外，通过注入硼离子25，在硅衬底1内形成袋状注入区(未图示)。
参照图13，其次，利用离子注入法，在硅衬底1内和栅电极50内注入高浓度的氢离子51。氢离子51的剂量约为1×1013～1×1015/cm2。利用氢离子51的离子注入，在栅电极50的底部形成氢离子注入层52的同时，在硅衬底1内形成氢离子注入层53。在图13中，在包含由STI2的底面和侧面规定的角部附近的深度处形成了氢离子注入层53。
此外，参照图14，除了图13中示出的工序外，或代替图13中示出的工序，也可形成另外的氢离子注入层54、55。在栅电极50的上表面内形成氢离子注入层54。此外，在包含由STI2的侧面和硅衬底1的上表面规定的角部附近和栅电极50的端部附近的硅衬底1的上表面内形成了氢离子注入层55。
参照图15，其次，利用CVD法在整个面上按下述顺序淀积TEOS膜和氮化硅膜后，通过对这些膜进行各向异性刻蚀，形成侧壁9和第2偏移膜8。由非晶硅构成的栅电极50利用淀积TEOS膜和氮化硅膜时的温度进行结晶化，变为具有粒状晶粒层的栅电极44。由此，可得到与上述实施例1同样的效果。
此外，在图13、14中示出的工序中导入到硅衬底1内的氢离子51利用淀积TEOS膜和氮化硅膜时的温度扩散到硅衬底1内。而且，一部分的氢原子相互间键合，成为氢分子而挥发，但其它的氢原子残留在STI2与硅衬底1的界面附近。由此，形成氢扩散层57。此外，另外的氢原子残留在第2偏移膜8与硅衬底1的界面附近或栅绝缘膜3与硅衬底1的界面附近。由此，形成氢扩散层56。
参照图16，其次，通过注入砷离子，在硅衬底1的上表面内形成源、漏区11。其次，为了使导入到硅衬底1内的掺杂剂激活，进行RTA。其次，为了进行预非晶化，注入锗离子。其次，除去在源、漏区11的表面上形成的自然氧化膜。其次，按下述顺序在整个面上淀积钴膜和氮化钛膜。其次，在450℃下进行了第一次RTA后，除去氮化钛膜和未反应的钴膜。其后，在700℃下进行第二次RTA。由此，在栅电极44的上表面被硅化并形成硅化钴层6的同时，源、漏区11的上表面被硅化并形成硅化钴层58。
再有，在以上的说明中，说明了在形成第2偏移膜8和侧壁9的工序(图15)之前注入氢离子51的情况，但也可如图17中所示，在形成了第2偏移膜8和侧壁9之后注入氢离子51，进行200～600℃的热处理。
这样，按照本实施例2的MOSFET的制造方法，除了上述实施例1的效果外，可得到以下的效果。作为第1效果，利用热处理切断硅衬底1中的硅原子相互间的Si-Si键，硅原子发生热扩散，以便减缓应力。此外，在此时，氢扩散层56、57中的氢原子与一部分的硅原子键合，形成Si-H键，以便端接悬挂键。其结果，在应力集中的区域(由STI2的底面和侧面规定的角部附近、由STI2的侧面和硅衬底1的上表面规定的角部附近、栅电极50的端部附近)处，硅原子相互间变形了的键被打开。
此外，作为第2效果，例如在源、漏区11中混入了氧、碳、氟等杂质的情况下，这些杂质与硅结合，形成绝缘物，成为使源、漏的电阻变高或使漏泄电流增大的要素的问题。但是，按照本实施例2的MOSFET的制造方法，通过进行200℃以上的热处理，导入到硅衬底1内的氢原子与这些杂质结合而挥发，可从硅衬底1中除去上述杂质。
利用这样的第2效果，可形成具有良好的结晶性的硅化钴层58，其结果，即使在约0.15微米以下的狭窄区域中形成硅化钴层58的情况下，也可防止断线的发生。
此外，作为第3效果，在第1和第2偏移膜7、8或栅绝缘膜3的下方形成了氢扩散层56，在STI2与硅衬底1的界面附近形成了氢扩散层57。在氢扩散层56、57内，由于硅原子与氢原子键合，形成了Si-H键，故在这些区域内，与其它区域相比，可抑制硅化物反应。因而，可抑制在现有技术中成为问题的硅化钴层112的侵入部114、115的发生。
此外，作为第4效果，即使在已露出的源、漏区11上形成了自然氧化膜的情况下，该自然氧化膜被导入到硅衬底1内的氢离子51还原，成为H2O而挥发。因此，可有效地除去在源、漏区11上形成的自然氧化膜。因而，可降低其后在源、漏区11上形成的硅化钴层58的电阻值。
再有，通过在氢气氛下(注入氘离子的情况在氘气氛下)进行形成硅化钴层58用的RTA或其它的热处理，可增加残留在硅衬底1内的氢或氘的量，可提高上述的效果。
图18是示出了有源区的间距与pn结漏泄的关系的曲线图。由于半导体装置被微细化，有源区的间距越变窄，由STI2的底面和侧面规定的角部附近和由STI2的侧面和硅衬底1的上表面规定的角部附近的各应力越增大，故pn结漏泄也增大。但是，如果参照图18，则按照本实施例2的MOSFET的制造方法可知，主要利用上述第1和第2效果，与以往相比，抑制了pn结漏泄的增大。
图19是示出了从硅衬底1的上表面算起的源、漏区11的深度(pn结的深度)与漏泄电流的大小的关系的曲线图。在以往，如果pn结的深度浅于0.05微米，则由于图35中示出的硅化钴层112的侵入部115到达pn结的耗尽层，故漏泄电流急剧地增大。但是，如参照图19，按照本实施例2的MOSFET的制造方法可知，主要利用上述第1和第3效果，在pn结的深度为0.05微米以下的区域中减少了漏泄电流。
再有，由于本实施例2的发明的效果不因第1和第2偏移膜7、8的有无而改变，故至少在得到本实施例2的发明的效果的方面，这些膜有也好、没有也好，都没有关系。
实施例3.
图20～24是按工序顺序示出本发明的实施例3的N型MOSFET的制造方法的剖面图。参照图20，首先，利用众所周知的槽隔离技术，在硅衬底1的上表面内有选择地形成STI2。其次，进行形成阱、沟道中止层和沟道掺杂层(都未图示)用的离子注入。其次，在由STI2规定的元件形成区内，利用众所周知的方法，在硅衬底1的上表面上有选择地形成栅结构。在该栅结构中，栅绝缘膜3、掺杂多晶硅层60、硅化钨层61、氮化钨层62、钨层63和绝缘膜64构成了按上述顺序被层叠了的多晶硅金属栅结构。
其次，在栅结构的侧面上形成第1偏移膜7。第1偏移膜7由TEOS或HTO(在高温下被淀积的氧化膜)构成。其次，将上述栅结构用作注入掩模，通过以约0.1～3keV的注入能量注入砷离子，在硅衬底1的上表面内以自对准的方式形成延伸区10。其次，为了使砷离子激活，进行RTA。利用该热处理，因离子注入而在硅衬底1内发生的缺陷得到恢复，硅衬底1的上表面被再结晶化。
在此，在图20中示出了制造N型MOSFET的情况的例子，但在形成P型MOSFET的情况下，通过注入铟离子、硼离子或BF2离子代替砷离子，形成延伸区。此外，在同一硅衬底1上形成N型MOSFET和P型MOSFET的情况下，按顺序用光致抗蚀剂覆盖各MOSFET的预定形成区域，按顺序在各自的区域内形成不同的导电型的延伸区。此时，在两区域的离子注入结束了以后，进行使硅衬底1再结晶化用的RTA。
参照图21，其次，利用使用了已露出的硅作为籽晶的选择性外延生长法，在延伸区10上形成外延生长层65。在栅结构的端部周边容易呈现[111]面，在外延生长中，[111]面的外延生长的速度比[100]面的外延生长的速度慢。因此，栅结构的端部周边的外延生长层65的膜厚比其它的部分的膜厚薄。
其次，利用离子注入法，将低电阻化用的砷离子66导入到外延生长层65内。但是，在形成P型MOSFET的情况下，通过注入铟离子、硼离子或BF2离子代替砷离子66。将外延生长层65的杂质浓度设定得比延伸区10的杂质浓度高。
其次，利用离子注入法，将氢离子51导入到外延生长层65内。由此，可得到上述实施例2的效果。但是，在本实施例3中，不一定需要进行氢离子51的注入，也可将其省略。此外，在进行氢离子51的注入的情况下，通过将栅电极的结构作成与上述实施例2同样的结构，也可得到能抑制因掺杂剂的穿透引起的阈值电压的变动的效果。此外，在注入了氢离子51后，也可例如在氢气氛下进行热处理。由此，由于外延生长层65内的硅原子扩散，栅结构的端部周边的外延生长层65的膜厚要稍许变厚，故可在某种程度上使外延生长层65的膜厚变得均匀。
参照图22，其次，为了对于外延生长层65进行预非晶化，要注入锗离子。其次，除去在外延生长层65的表面上形成的自然氧化膜。其次，在整个面上按下述顺序淀积钴膜67和氮化钨膜68。
参照图23，其次，在400℃下进行了第一次RTA后，除去氮化钨膜68和未反应的钴膜67。其后，在550～700℃下进行第二次RTA。由此，外延生长层65的上表面被硅化并形成硅化钴层69。此外，利用此时的热处理，因朝向外延生长层65内的离子注入而产生的缺陷得到恢复，同时激活已被注入的掺杂剂。
参照图24，其次，在整个面上以约10nm的膜厚淀积了TEOS膜(或HTO膜)后，以约40～60nm的膜厚在整个面上淀积氮化硅膜。其次，通过对氮化硅膜和TEOS膜进行各向异性刻蚀，形成第2偏移膜70和侧壁71。在此，氮化硅膜的介电常数为约7～9，而TEOS膜或HTO膜的介电常数为约3.9～4.1。这样，通过用介电常数比侧壁71的材料的介电常数小的材料形成第2偏移膜70，可减少由栅与源、漏构成的寄生电容，可使电路的工作速度实现高速化。
再有，在以上的说明中，说明了在硅衬底1的上表面内形成(图20)了延伸区10后在延伸区10上形成(图21)导入了杂质的外延生长层65的情况。但是，也可在图20中示出的工序中不形成延伸区10，而是在硅衬底1的上表面上形成未掺杂的外延生长层65。此时，通过调整砷离子66的注入能量和剂量，分别在硅衬底1的上表面上形成延伸区10和在外延生长层65内形成高浓度的杂质扩散层即可。
这样，按照本实施例3的MOSFET的制造方法，在形成了延伸区10的部分的硅衬底1的上表面上形成导入了高浓度杂质的外延生长层65。因而，即使在为了抑制短沟道效应的发生而在硅衬底1内形成了浅的延伸区10的情况下，也可利用低电阻的外延生长层65来抑制延伸区10的薄层电阻的增加。其结果，可提高MOSFET的电流驱动能力。
此外，由于在外延生长层65上形成硅化钴层69，故可离开硅衬底1的上表面一个外延生长层65的膜厚部分来形成硅化钴层69。其结果，即使在因异常生长形成了尖峰状的金属硅化物的情况下，与现有的MOSFET相比也可抑制因尖峰状的金属硅化物引起的漏泄电流。
图25是示出本发明的实施例3的第1变例的MOSFET的制造方法的一个工序的剖面图。在得到了图24中示出的结构后，注入砷离子72。利用其后的热处理使已被注入的砷离子72激活，以自对准的方式形成源、漏区73。将源、漏区73的杂质浓度设定得比外延生长层65的杂质浓度高。此外，通过注入氢离子51，可得到与上述实施例2同样的效果。例如，由于混入到硅化钴层69中的杂质与氢原子结合而挥发，故可防止硅化钴层69的断线。
图26、27是按工序顺序示出本发明的实施例3的第2变例的MOSFET的制造方法的剖面图。参照图26，首先，在得到了图21中示出的结构后，形成第2偏移膜70和侧壁71。其次，通过在注入了砷离子72后进行热处理，以自对准的方式形成源、漏区73。此时，也可注入氢离子51。参照图27，其次，在淀积了钴膜和防止氧化膜(氮化钨膜或氮化钛膜等)后，通过进行RTA，在从侧壁71已露出的部分的外延生长层65上表面上以自对准的方式形成硅化钴层74。
按照本实施例3的第1和第2变例的MOSFET的制造方法，通过形成其浓度比外延生长层65的浓度高的源、漏区73，可进一步降低源、漏部的薄层电阻，可实现进一步的高速工作。
再有，在上述实施例1～3中，说明了使用通常的硅衬底的情况，但即使在使用众所周知的SOI(绝缘体上的硅)衬底或SON(Silicon OnNothing)衬底来应用本发明的情况下，也可得到与上述同样的效果。
此外，在上述实施例1～3中，说明了使用金属硅化物栅或多晶硅金属栅的栅电极的情况，但即使在使用金属栅或其它的众所周知的栅电极来应用本发明的情况下，也可得到与上述同样的效果。

Claims (5)

1.一种半导体装置的制造方法，其特征在于，具备：
(a)准备半导体衬底的工序；
(b)在上述半导体衬底的主表面内有选择地形成元件隔离绝缘膜的工序；
(c)在由上述元件隔离绝缘膜规定的元件形成区内、在上述半导体衬底的上述主表面上经栅绝缘膜有选择地形成栅电极的工序；
(d)在上述半导体衬底内导入氢离子或氘离子的工序；
(e)在上述元件形成区内、在上述半导体衬底的上述主表面内夹住上述栅电极形成成对的源、漏区的工序；以及
(f)在上述源、漏区上形成金属-半导体化合物层的工序。
2.如权利要求1中所述的半导体装置的制造方法，其特征在于：
在上述工序(d)中，至少在由上述元件隔离绝缘膜的底面和侧面规定的角部附近导入上述氢离子或上述氘离子。
3.如权利要求1中所述的半导体装置的制造方法，其特征在于：
在上述工序(d)中，至少在由上述元件隔离绝缘膜的侧面和上述半导体衬底的上述主表面规定的角部附近导入上述氢离子或上述氘离子。
4.如权利要求1中所述的半导体装置的制造方法，其特征在于：
在上述工序(d)中，至少在上述栅电极的端部附近的上述半导体衬底的上述主表面内导入上述氢离子或上述氘离子。
5.如权利要求1～4的任一项中所述的半导体装置的制造方法，其特征在于：
上述工序(f)具有：
(f-1)在上述源、漏区上形成金属膜的工序；以及
(f-2)通过进行热处理使上述源、漏区与上述金属膜反应的工序，
在氢气氛或氘气氛中进行上述工序(f-2)中的上述热处理。
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