CN1574073A - 具有多位控制功能的非易失性铁电存储器件 - Google Patents

Abstract

一种具有多位控制功能的非易失性铁电存储器件通过同时选择多个单元来执行读取/写入操作，由此提供芯片的工作速度。在该非易失性铁电存储器件中，同时选择多个单元，并通过利用多个选定单元的平均特性可以获得具有小分布的数据的稳定读出值。从而，由于同时选择两个或多个单元并根据稳定的电荷而在单元中读取/写入多个位，所以可以提高芯片的工作速度。

Description

具有多位控制功能的非易失性铁电存储器件

技术领域

本发明一般涉及具有多位控制功能的非易失性铁电存储器件，并尤其涉及用于同时选择多个单元和利用选定的多个单元的平均特性来执行数据的读取/写入操作的技术，由此提高芯片的工作速度。

背景技术

通常，因为铁电随机存取存储器(以下表示为‘FRAM’)具有与动态随机存取存储器DRAM一样快的数据处理速度并且即使在断电后也保存数据，所以其作为下一代存储器件而引起了很大关注。

具有与DRAM类似结构的FRAM包含由铁电物质构成的电容器，以便其利用铁电物质的即使在电场消失之后也不会删除数据的高剩余极化(residual polarization)特性。

本发明的同一发明人在韩国专利申请No.2002-85533中公开了上述FRAM的技术内容。因此，在此不再描述FRAM的基本结构和操作。

图1是示出了常规非易失性铁电存储单元的结构的示意图。

常规非易失性铁电存储单元包括晶体管T1和T2，以及铁电电容器FC1和FC2。这种结构被称作‘2T2C’(2-晶体管，2-电容器)结构。

在位线/BL和铁电电容器FC1的第一电极之间连接的晶体管T1具有连接字线WL的栅极。铁电电容器FC1的第二电极连接板线(plateline)PL。在位线BL和铁电电容器FC2的第一电极之间连接的晶体管T2具有连接到字线WL的栅极。铁电电容器FC2的第二电极连接到板线PL。

这里，一对位线BL和/BL共同连接到读出放大器S/A1。铁电电容器FC1和FC2存储相反数据。数据中的一个被存储在两个存储器件中。

图2是示出常规非易失性铁电存储单元的磁滞回线的特性曲线。

参考图2，在正常单元中，数据“1”的电荷是D，数据“0”的电荷是A。然而，在异常单元中，数据“1”的电荷是C，数据“0”的电荷是B。在异常单元中，数据“1”和“0”的数据容差(margin)表示最小值。

当具有2T2C结构的常规非易失性铁电存储单元具有正常数据和异常数据时，通过异常数据特性来判定该单元的特性。结果，当单元具有异常数据特性时，很难准确地区分数据“1”和数据“0”，由此造成数据失败。

由于半导体存储器设计标准的小型化，单元尺寸变得更小。然而，由于单元尺寸变小，所以很难保持单元的特性。另外，如果由于单元的不同特性而使得半导体存储器具有大的分布，那么就减小了数据的最小读出容差。结果，不能快速驱动芯片。

发明内容

因此，本发明的一个目的是通过使用多个单元的平均特性来获得具有小分布的数据的稳定读出值。

本发明的另一目的是通过根据稳定的读出值同时选择两个或多个单元以在存储单元中读取/写入多位来提高非易失性铁电存储器的工作速度。

在一个实施例中，具有多位控制功能的非易失性铁电存储器件包括多个存储单元、多个列选择开关、共用数据总线单元和读出放大器。多个存储单元连接到多个位线以便同时被激活。多个列选择开关逐个连接到多个位线。共用数据总线单元共同连接到所述多个列选择开关。读出放大器将参考电压电平与通过共用数据总线单元施加的平均数据的电压电平进行比较并放大该比较结果。平均数据是通过多个列选择开关从多个存储单元施加的电荷值的平均值。

在一个实施例中，具有多位控制功能的非易失性铁电存储器件包括多个单元阵列块、共用数据总线单元和多个读出放大器。同时被激活的多个存储阵列块包括逐个连接到多个主位线的多个列选择开关。共用数据总线单元共同连接到多个单元阵列块。多个读出放大器将参考电压电平与通过共用数据总线单元施加的多个平均数据的电压电平进行比较，并放大该比较的数据以输出具有不同电压电平的多位数据。在由共用数据总线单元分隔开的一个半边并排设置多个单元阵列块。

在一个实施例中，具有多位控制功能的非易失性铁电存储器件包括多个单元阵列块、共用数据总线单元和多个读出放大器。将要同时被激活的多个单元阵列块包括逐个连接到多个主位线的多个列选择开关。共用数据总线单元共同连接到多个单元阵列块。多个读出放大器将不同参考电压电平与从多个单元阵列块施加的多个平均数据进行比较并放大，并输出具有不同电压电平的多位数据。在由共用数据总线单元分隔开的两个半边都并排设置多个单元阵列块。

附图说明

图1是示出了常规非易失性铁电存储单元的结构的示意图。

图2是示出常规非易失性铁电存储单元磁滞回线的特性曲线。

图3是示出了根据本发明一个实施例的具有多位控制功能的非易失性铁电存储单元的结构的示意图。

图4是示出了根据本发明一个实施例的非易失性铁电存储单元磁滞回线的特性曲线。

图5是示出了根据本发明另一实施例的具有多位控制功能的非易失性铁电存储器的结构的示意图。

图6和图7是说明根据本发明一个实施例的具有多位功能的非易失性铁电存储器件实例的方框图。

图8是说明图6和图7的单元阵列块的示意图。

图9是说明图8的主位线上拉控制器的电路图。

图10是说明图8的主位线读出负载单元的电路图。

图11是说明图8的列选择开关单元的电路图。

图12是说明图8的子单元阵列的电路图。

图13是说明根据本发明一个实施例的具有2T2C结构的单元阵列的示意图。

图14是说明根据本发明一个实施例的具有4T4C结构的单元阵列的示意图。

图15是说明根据本发明另一实施例的具有2T2C结构的单元阵列的示意图。

图16是说明根据本发明另一实施例的具有4T4C结构的单元阵列示图。

图17和图18是说明运用于图13的单元阵列实例的示图。

图19至21是说明运用于图14的单元阵列实例的示图。

图22和23是说明运用于图15的单元阵列实例的示图。

图24至26是说明运用于图16的单元阵列实例的示图。

图27是说明根据本发明一个实施例的2位记录级的特性曲线。

图28是说明根据本发明一个实施例的2位读出级的特性曲线。

图29是说明根据本发明一个实施例的用于2位存储的读出控制器的示图。

图30是说明根据本发明一个实施例的M位记录级的特性曲线。

图31是说明根据本发明一个实施例的M位读出级的特性曲线。

图32是说明根据本发明一个实施例的用于M位存储的读出控制器的示图。

图33是说明根据本发明一个实施例的具有多位控制功能的非易失性铁电存储器件的写入操作的定时操作。

图34是说明根据本发明一个实施例的具有多位控制功能的非易失性铁电存储器件的读取操作的定时操作。

具体实施方式

下面将参考附图详细描述本发明。

图3是根据本发明一个实施例的具有多位控制功能的非易失性铁电存储单元的结构示图。

在一个实施例中，该非易失性铁电存储单元包括晶体管T3和T4、以及铁电电容器FC3和FC4。这种配置被称作‘2T2C’(2-晶体管，2-电容器)结构。

在位线BL1和铁电电容器FC3的第一电极之间连接的晶体管T3具有连接到字线WL的栅极。铁电电容器FC3的第二电极连接到板线PL。

在位线BL2和铁电电容器FC4的第一电极之间连接的晶体管T4具有连接到字线WL的栅极。铁电电容器FC4的第二电极连接板线PL。具有2T2C结构的存储器件同时被激活。铁电电容器FC3和FC4存储相同的数据。在下文中，用“ACT”表示同时激活的存储单元区。

位线BL1连接到列选择开关CS1，位线BL2连接到列选择开关CS2。列选择开关CS1和CS2通过共用数据总线1共同连接到读出放大器S/A2。共用数据总线1将从列选择开关CS1和CS2发送的两个单元数据值进行平均。读出放大器S/A2将参考电压REF与从共用数据总线1施加的平均数据电压进行比较并放大。

平均从列选择开关CS1和CS2施加的两个单元数据的每个电荷值，把平均数据的电压电平输出到共用数据总线1。

图4是示出按照本发明一个实施例的非易失性铁电存储单元磁滞回线的特性曲线。

参考图4，在正常单元中，数据“1”的电荷是D，数据“0”的电荷是A。在异常单元中，数据“1”的电荷是C，数据“0”的电荷是B。铁电电容器FC3和FC4存储相同的数据。读出放大器S/A2把从位线BL1和BL2施加的相同数据的电荷进行平均。

当单元中的一个是正常的时侯，这两个单元的平均容差具有正常数据和异常数据之间的中间值。结果，这两个单元可以确保固定的容差。因此，即使当按照本发明一个实施例的存储器件具有异常单元时，存储器件通过正常单元的平均值可以确保具有超出预定容差的读出数据。

图5是按照本发明另一实施例的具有多位控制功能的非易失性铁电存储器的结构示图。

在图5的实施例中，非易失性铁电存储单元包括晶体管T5-T8和铁电电容器FC7-FC10。这种结构被称作‘4T4C’结构。

在位线BL1和铁电电容器FC7的第一电极之间连接的晶体管T5具有连接到字线WL_1的栅极。铁电电容器FC7的第二电极连接到板线PL_1。在位线BL2和铁电电容器FC8的第一电极之间连接的晶体管T6具有连接到字线WL_1的栅极。铁电电容器FC8的第二电极连接到板线PL_1。

在位线BL3和铁电电容器FC9的第一电极之间连接的晶体管T7具有连接到字线WL_2的栅极。铁电电容器FC9的第二电极连接到板线PL_2。在位线BL3和铁电电容器FC10的第一电极之间连接的晶体管T8具有连接到字线WL_2的栅极。铁电电容器FC10的第二电极连接到板线PL_2。

位线BL1连接到列选择开关CS3，位线BL2连接到列选择开关CS4。位线BL3连接到列选择开关CS5，以及位线BL4连接到列选择开关CS6。列选择开关CS3-CS6通过共用数据总线2共同连接到读出放大器S/A3。读出放大器S/A3把由参考电压REF通过列选择开关CS3-CS6施加的四个单元数据值进行平均。

同时激活具有4T4C结构的存储器件。铁电电容器FC7-FC10存储相同的数据。

读出放大器S/A3使从位线BL1-BL4施加的相同数据的电荷平均。当四个单元中至少一个是正常的时侯，根据四个单元的平均值可以确保固定的容差。即使当按照本发明一个实施例的存储器件具有异常单元时，存储器件也可以确保通过正常单元的平均值而读出具有超出预定容差的数据。

图6是说明按照本发明一个实施例的具有多位功能的非易失性铁电存储器件实例的方框图。

在该例中，该非易失性铁电存储器件包括定时数据缓冲单元10、数据缓冲总线单元20、定时数据寄存器阵列单元30、多个单元阵列块40和共用数据总线单元50。

该定时数据缓冲单元10通过数据缓冲总线单元20连接到定时数据寄存器阵列单元30。所述多个单元阵列块40共享连接到定时数据寄存器阵列单元30的共用数据总线单元50。

在读取模式中，在单元阵列块40中读取的数据通过共用数据总线单元50被存储在定时数据寄存器阵列单元30中。存储在定时数据寄存器阵列单元30中的读取数据通过数据缓冲总线单元20输出到定时数据缓冲单元10中。

在写入模式中，通过定时数据缓冲单元10输入的数据通过数据缓冲总线单元20存储在定时数据寄存器阵列单元30中。存储在定时数据寄存器阵列单元30中的输入数据或写入数据通过共用数据总线单元50被写到单元阵列块40中。

这里，定时数据缓冲单元10和定时数据寄存器阵列单元30通过定时轴变换用多段时间分割数据。结果，由定时轴变换控制的多个数据可以在单元阵列块40中被写入和读取。

图7是说明按照本发明一个实施例的具有多位功能的非易失性铁电存储器件的另一实例的方框图。

在该例中，该非易失性铁电存储器件包括定时数据缓冲单元10、数据缓冲总线单元20、定时数据寄存器阵列单元30、多个上部单元阵列块40、共用数据总线单元50和多个下部单元阵列块60。

定时数据缓冲器10通过数据缓冲总线单元20连接到定时数据寄存器阵列单元30。所述多个上部单元阵列块40和多个下部单元阵列块60共享该共用数据总线单元50。该共用数据总线单元50连接到定时数据寄存器阵列单元30。

在读取操作中，从上部单元阵列块40或下部单元阵列块60输出的读取数据通过共用数据总线单元50被存储在定时数据寄存器阵列单元30中。存储在定时数据寄存器阵列单元30中的读取数据通过数据缓冲总线单元20输出到读取/写入数据缓冲单元10中。

在写入模式中，通过定时数据缓冲单元10输入的输入数据通过数据缓冲总线单元20存储在定时数据寄存器阵列单元30中。存储在定时数据寄存器阵列单元30中的输入数据通过共用数据总线单元50被写到上部单元阵列块40或下部单元阵列块60中。存储在定时数据寄存器阵列单元30中的写入数据可以在上部单元阵列块40或下部单元阵列块60中恢复。

这里，定时数据缓冲单元10和定时数据寄存器阵列单元30通过定时轴变换用多段时间分割数据。结果，由定时轴变换控制的多个数据可以在单元阵列块40中被写入和读取。

图8是说明图6和7的单元阵列块40或60的示意图。

因为下部单元阵列块60具有与上部单元阵列块40的结构相同的结构，所以举例说明图6的上部单元阵列块40。

该单元阵列块40具有主位线(MBL)上拉控制器41、主位线读出负载单元42、多个子单元阵列43和列选择开关单元44。这里，所述多个子单元阵列43通过列选择开关单元44连接到共用数据总线单元50。

图9是说明图8的主位线上拉控制器41的电路图。

该主位线上拉控制器41包括用于在预充电模式中上拉主位线MBL的PMOS晶体管P1。该PMOS晶体管P1具有连接到电源电压VCC端的源极、连接到主位线MBL的漏极和接收主位线上拉控制信号MBLPUC的栅极。

图10是说明图8的主位线读出负载单元42的电路图。

该主位线读出负载单元42包括用于控制主位线MBL读出负载的PMOS晶体管P2。该PMOS晶体管P2具有连接到电源电压VCC端的源极、连接到主位线MBL的漏极和接收主位线控制信号MBLC的栅极。

图11是说明图8的列选择开关单元44的电路图。

该列选择开关单元44包括NMOS晶体管N1和PMOS晶体管P3。在主位线MBL和共用数据总线50之间连接的NMOS晶体管N1具有接收列选择信号CSN的栅极。在主位线MBL和共用数据总线单元50之间连接的PMOS晶体管P3具有接收列选择信号CSP的栅极。

当激活列选择信号CSN和CSP时，导通列选择开关单元44以把共用数据总线单元50连接到主位线MBL。

图12是说明图8的子单元阵列43的电路图。

子单元阵列43的每个主位线MBL选择连接到所述多个子位线SBL中的一个。当激活子位线选择信号SBSW1时，导通NMOS晶体管N6以激活一个子位线SBL。一个子位线SBL连接到多个单元C。

当激活子位线下拉信号SBPD时，导通NMOS晶体管N4以把子位线SBL下拉到地电平。子位线上拉信号SBPU将控制提供到子位线SBL的电力。在低电压状态下，子位线上拉信号SBPU产生比电源电压VCC高的电压并把该电压提供到子位线SBL。

子位线选择信号SBSW2根据NMOS晶体管N5的开关来控制子位线上拉信号SBPU端和子位线SBL之间的连接。

在NMOS晶体管N2和主位线MBL之间连接的NMOS晶体管N3具有连接到子位线SBL的栅极。在接地电压端子和NMOS晶体管N3之间连接的NMOS晶体管N2具有接收主位线下拉信号MBPD的栅极，由此调节主位线MBL的读出电压。

图13是说明按照本发明一个实施例的具有2T2C结构的单元阵列示图。

在图13的实施例中，水平设置具有2T2C结构的多个单元阵列块40。在所述多个单元阵列块40中，主位线MBL逐个连接到列选择开关单元44。所述多个列选择开关单元44通过共用数据总线单元50连接到读出放大器S/A2。一个读出放大器S/A2对从两个列选择开关单元44施加的单元数据求平均。

当同时激活两个单元阵列块40时，两个单元阵列块40的每个单元通过共用数据总线单元50读取/写入相同的数据。图13的实施例具有如图3所示的2T2C结构。

图14是说明按照本发明一个实施例的具有4T4C结构的单元阵列示图。

在图14的实施例中，水平设置具有4T4C结构的多个单元阵列块40。在所述多个单元阵列块40中，主位线MBL逐个连接到列选择开关单元44。多个列选择开关单元44通过共用数据总线单元50连接到读出放大器S/A3。一个读出放大器S/A3对从四个列选择开关单元44施加的单元数据求平均。

当四个单元阵列块40被同时激活时，四个单元阵列块40的每个单元通过共用数据总线单元50读取/写入相同的数据。图14的实施例具有如图5所示的4T4C结构。

图15是说明按照本发明另一实施例的具有2T2C结构的单元阵列示图。

在图15的实施例中，水平设置具有2T2C结构的多个上部单元阵列块40，并且水平设置具有2C2T结构的多个下部单元阵列块60。每个上部单元阵列块40与每个下部单元阵列块60正交。在所述多个上部单元阵列块40和下部单元阵列块60中，主位线MBL逐个连接到列选择开关单元44。所述多个列选择开关单元44通过共用数据总线单元50连接到读出放大器S/A2。一个读出放大器S/A2对从激活的两个列选择开关单元44施加的单元数据求平均。

这里，当同时激活彼此垂直连接的上部单元阵列块40和下部单元阵列块60时，上部单元阵列块40和下部单元阵列块60的每个单元通过共用数据总线单元50读取/写入相同的数据。图15的实施例具有如图3所示的2T2C结构。

图16是说明按照本发明另一实施例的具有4T4C结构的单元阵列示图。

在图16的实施例中，水平设置具有4T4C结构的多个上部单元阵列块40，并且水平设置具有4T4C结构的多个下部单元阵列块60。每个上部单元阵列块40与每个下部单元阵列块60正交。在所述多个上部单元阵列块40和下部单元阵列块60中，主位线MBL逐个连接到列选择开关单元44。所述多个列选择开关单元44通过共用数据总线单元50连接到读出放大器S/A3。一个读出放大器S/A3对从四个列选择开关单元44施加的单元数据求平均。

这里，当同时激活彼此垂直连接的上部单元阵列块40和下部单元阵列块60时，所述两个上部单元阵列块40和两个下部单元阵列块60的每个单元通过共用数据总线单元50读取/写入相同的数据。图16的实施例具有如图5所示的4T4C结构。

图17是说明还包括一个主位线读出负载单元42的图13的一个单元阵列块的实例示图。

在图17的实施例中，两个被激活的单元阵列块40中的一个包括连接到主位线MBL的主位线读出负载单元42。这里，根据单元的特性可以选择性地连接主位线读出负载单元42。连接到主位线读出负载单元42的主位线MBL接收负载电压，由此提高读出容差。

结果，因为根据连接到激活的单元阵列块40的主位线读出负载单元42确保读出容差的最大值，所以可以确定主位线MBL的电压。

图18是说明其每一个还包括主位线读出负载单元42的图13的所有单元阵列块的实例示图。在图18的实施例中，水平设置的所有被激活的单元阵列块40分别包括连接到主位线MBL的主位线读出负载单元42。

图19是说明还包括一个主位线读出负载单元42的图14的单元阵列块40的实例示图。

在图19的实施例中，水平设置的四个被激活的单元阵列块40中的一个包括连接到主位线MBL的主位线读出负载单元42。这里，可以根据单元的特性选择性地连接主位线读出负载单元42。

结果，因为根据连接到被激活单元阵列块40的主位线读出负载单元42确保读出容差的最大值，所以可以判定主位线MBL的电压。

图20是说明其每个还包括一个主位线读出负载单元42的图14的两个单元阵列块40的实例示图。在图20的实施例中，水平设置的四个被激活的单元阵列块40中的两个包括连接到主位线MBL的主位线读出负载单元42。

图21是说明每个还包括一个主位线读出负载单元42的图14的所有单元阵列块40的实例示图。在图21的实施例中，水平设置的所有被激活的单元阵列块40分别包括连接到主位线MBL的主位线读出负载单元42。

图22是说明还包括一个主位线读出负载单元42的图15的一个单元阵列块40的实例示图。在图22的实施例中，垂直设置的两个被激活的单元阵列块40和60的一个上部单元阵列块40包括连接到主位线MBL的主位线读出负载单元42。这里，可以根据单元的特性选择性地连接主位线读出负载单元42。

结果，因为根据连接到被激活单元阵列块40的主位线读出负载单元42确保读出容差的最大值，所以可以判定主位线MBL的电压。

图23是说明每个还包括一个主位线读出负载单元42的图15的单元阵列块40和60的实例示图。在图23的实施例中，垂直设置的每个被激活的单元阵列块40和60包括连接到主位线MBL的主位线读出负载单元42。

图24是说明还包括一个主位线读出负载单元42的图16的单元阵列块40的实例示图。在图24的实施例中，水平和垂直设置的四个被激活的单元阵列块40和60中的一个上部单元阵列块40包括连接到主位线MBL的主位线读出负载单元42。

图25是说明每个还包括两个主位线读出负载单元42的图16的两个单元阵列块40的实例示图。在图25的实施例中，水平和垂直设置的四个被激活的单元阵列块40和60中的两个上部单元阵列块40包括连接到主位线MBL的主位线读出负载单元42。

图26是说明还包括四个主位线读出负载单元42的图16的四个单元阵列块40和60的实例示图。在图26的实施例中，垂直和水平设置的所有被激活的单元阵列块40和60分别包括连接到主位线MBL的主位线读出负载单元42。

图27是说明按照本发明一个实施例的2位记录级的特性曲线。

在存储单元中需要4(2²)级数据来存储2位。即，需要00、01、10和11数据级。由此，为了在单元中存储四级数据，电压电平被分为VW1(VPP)、VW2、VW3和VW4(VSS)并被存储。

以下描述2位数据的写入操作。

如果当板线PL处于地电压VSS电平时向单元施加VW1(VPP)电压，那么在所有单元中写入隐含数据“1”。

接着，当向板线PL施加激励(pumping)电压VPP时，向子位线SBL和主位线MBL施加电压VW2以存储数据级10。结果，向板线PL和子位线SBL施加电压VW1-VW2。即，最初存储在单元中的电荷减小到对应于电压VW1-VW2的电荷。由此，数据级11转变为数据级10。

其后，通过向子位线SBL和主位线MBL施加不同电压VW3和VW4而在单元中存储数据级01和00。

图28是说明按照本发明一个实施例的2位读出级的特性曲线。

在存储单元中存储具有不同数据级的2位数据。即，通过子位线SBL输出的单元数据级具有四个读出电压电平。

在主位线MBL中读出的四个数据级是11、10、01和00。读出放大器S/A把四个数据级与三个参考电压REF电平进行比较并放大。参考电压REF1、REF2和REF3的电平与读出放大器S/A的个数相同。

图29是说明按照本发明一个实施例的用于2位存储的读出控制器70的示图。

每个读出控制器70包括D/A(数字/模拟)转换器71、多个读出放大器72-74、数据译码器75和数据编码器76。

在读取模式中，读出放大器72-74把参考电压REF电平与从共用数据总线单元50读出的多个数据级进行比较并放大。读出放大器72-74接收不同的参考电压REF1-REF3以识别数据级。数据编码器76把从读出放大器72-74施加的多个数据级编码以把2位数据输出到数据输入/输出总线I/O_0和I/O_1中。

在写入或恢复模式中，从数据输入/输出总线I/O_0和I/O_1施加的2位数据被输入到数据译码器75中。这时，在写入模式中，从数据输入/输出总线I/O_0和I/O_1输入的输入数据被输入到数据译码器75中。在恢复模式中，从数据编码器76输出的数据是通过数据输入/输出总线I/O_0和I/O_1输入到数据译码器75中的反馈。

数据译码器75译码输入的2位数据以把译码的数据输出到D/A转换器71中。D/A转换器71把输入的2位数据转换成模拟信号以把四个数据级VW1、VW2、VW3和VW4输出到共用数据总线单元50中。

图30是说明按照本发明一个实施例的M位记录级的特性曲线。

在存储单元中需要2^m级数据来存储m位。即，需要(00··00)、(00··01)、...、(11··10)和(11··11)数据级。为了在单元中存储2^m级数据，电压电平被分为例如VW1(VPP)、VW2-VWm和VWn(VSS)的n个电压。

以下描述m位数据的写入操作。

如果当板线PL处于地电压VSS电平时，向单元施加VW1(VPP)电压，那么在所有单元中写入隐含数据“1”。

当向板线PL施加激励电压VPP时，向子位线SBL和主位线MBL施加电压VW2以存储数据级(11··00)。结果，向板线PL和子位线SBL施加电压VW1-VW2。即，最初存储在单元中的电荷减小到对应于电压VW1-VW2的电荷。由此，数据级(11··11)转变到数据级(11··10)。

其后，通过向子位线SBL和主位线MBL施加不同电压VW3-VWn，则在单元中可以存储多个数据级。

图31是说明按照本发明一个实施例的M位读出级的特性曲线。

在存储单元中存储具有不同数据级的多个数据。由此，通过子位线SBL输出的单元数据级具有2^m个读出电压电平。

在主位线MBL中读出的2^m个数据级是(00··00)、(00··01)、...、(11··10)和(11··11)。读出放大器S/A把m个数据级与2^m-1(x是2^m-1个)个参考电压REF电平进行比较并放大。这里，参考电压REF1-REFx的电压电平与读出放大器S/A的个数相同。

图32是说明按照本发明一个实施例的用于M位存储的读出控制器80的示图。

该读出控制器80包括D/A(数字/模拟)转换器81、多个读出放大器82-86、数据译码器87和数据编码器88。

在读取模式中，读出放大器82-86把多个参考电压REF电平与从共用数据总线单元50读出的多个数据级进行比较并放大。这里，2^m-1个读出放大器82-86接收不同的参考电压REF1-REFx以识别数据级。数据编码器88把从读出放大器82-86施加的多个数据级进行编码，并把m位数据输出到数据输入/输出总线I/O-0到I/O-m中。

在写入或恢复模式中，从数据输入/输出总线I/O_0～I/O_m施加的m位数据被输入到数据译码器87中。这里，在写入模式中，从数据输入/输出总线I/O_0～I/O_m输入的输入数据被输入到数据译码器87中。在恢复模式中，通过数据编码器88输出的数据是通过数据输入/输出总线I/O_0～I/O_m输入到数据译码器87中的反馈。

数据译码器87译码m位数据以把译码的数据输出到D/A转换器81中。D/A转换器81把m位数据转换成模拟信号以把2^m(n是2^m个)个数据级VW1～VWn输出到共用数据总线单元50中。

图33是说明按照本发明一个实施例的具有多位控制功能的非易失性铁电存储器件的写入操作的定时操作。

当间隔t1开始时，芯片选择信号CSB和写入使能信号/WE被禁止到低电平，并且写入模式被激活。这里，子位线下拉信号SBPD和主位线控制信号MBLC被禁止到低电平。主位线上拉控制信号MBLPUC被使能到高电平。

其后，当间隔t2开始时，字线WL和板线PL被使能到激励电压VPP，并且子位线SBL的电压电平上升。接着，使能列选择信号CSN以把主位线MBL连接到共用数据总线单元50。

接着，当间隔t3、数据读出间隔开始时，使能读出放大器使能信号SEN以在主位线MBL中施加单元数据。

当间隔t4开始时，板线PL被禁止到低电平，子位线选择信号SBSW2被使能到高电平。子位线SBL和列选择信号CSN被禁止到低电平。

在间隔t5中，写入隐含数据“1”。当间隔t5开始时，字线WL电压上升。随着子位线上拉信号SBPU被使能，子位线选择信号SBSW2被使能到激励电压VPP电平。结果，子位线SBL的电压电平上升到激励电压VPP电平。

在列选择信号CSN处于低电平的间隔t4和t5期间，主位线MBL响应于主位线控制信号MBLC而忽略从共用数据总线单元50施加的数据，被上拉到电源电压VCC。

接着，在间隔t6中，随着使能写入使能信号/WE，可以写入多级数据。当间隔t6开始时，板线PL被再使能到高电平。然后，子位线选择信号SBSW1上升到激励电压VPP电平，子位线选择信号SBSW2被禁止。这时，主位线控制信号MBLC和列选择信号CSN被使能到高电平。

在子位线选择信号SBSW1处于激励电压VPP电平的间隔期间，根据施加到子位线SBL和主位线MBL的多个电压VW-VW4电平，在存储单元中可以写入多个数据。

当间隔t7开始时，字线WL、板线PL、子位线选择信号SBSW1和子位线上拉信号SBPU被禁止。然后，使能子位线下拉信号SBPD，并且禁止读出放大器使能信号SEN。而且，主位线上拉控制信号MBLPUC被禁止，以将主位线MBL预充电到电源电压VCC电平。这里，禁止列选择信号CSN，以使主位线MBL与共用数据总线单元50断开。

图34是说明按照本发明一个实施例的具有多位控制功能的非易失性铁电存储器件的读取操作的定时操作。

在读取模式中，写入使能信号/WE被维持在电源电压VCC电平。在间隔t2和t3中，读出数据。在间隔t5中，写入隐含数据“1”，而且在间隔t5之后维持数据输出可用间隔时间。

单元阵列块40不在单元中写入通过共用数据总线单元50外部输入的输入数据，而是在单元中恢复存储在定时数据寄存器阵列单元30中的读取数据。

其后，在间隔时间t6中，恢复多个多级数据。即，在子位线选择信号SBSW1处于高电平的间隔期间，通过反馈译码器回路分别向子位线SBL和主位线MBL施加具有多级的电压VW-VW4。结果，在存储器件中恢复了多级。

此外，在间隔时间t6期间，通过共用数据总线50读出并输出在单元阵列块40中存储的多个数据级。

如上所述，在按照本发明一个实施例的具有多位控制功能的非易失性铁电存储器件中，通过利用多个选择单元的平均特性可以获得具有小分布的数据的稳定读出值。此外，因为同时选择两个或多个单元并根据稳定的电荷在单元中读出/写入多个位，所以可以提高芯片的工作速度。

Claims (20)

1.一种具有多位控制功能的非易失性铁电存储器件，包括：

多个存储单元，连接到多个位线，以被同时激活；

多个列选择开关，逐个连接到所述多个位线；

共用数据总线单元，共同连接到所述多个列选择开关；和

读出放大器，用于把参考电压电平与通过该共用数据总线单元施加的平均数据的电压电平进行比较，并放大该比较结果，

其中该平均数据是经由所述多个列选择开关从所述多个存储单元施加的电荷值的平均值。

2.按照权利要求1的器件，其中所述多个数据是相同数据。

3.按照权利要求1的器件，其中每个存储单元包括一个开关器件和一个非易失性铁电电容器，

该开关器件连接在位线和该非易失性铁电电容器的第一电极之间，以及

该非易失性铁电电容器的第二电极连接到板线上。

4.按照权利要求3的器件，其中所述多个存储单元垂直和水平地设置，

并且

成对的位线连接到相同的字线和相同的板线上。

5.一种具有多位控制功能的非易失性铁电存储器件，包括：

被同时激活的多个单元阵列块，包括逐个连接到多个主位线的多个列选择开关；

共用数据总线单元，共同连接到所述多个单元阵列块；和

多个读出放大器，用于把参考电压电平与通过该共用数据总线单元施加的多个平均数据的电压电平进行比较，并放大该比较数据以输出具有不同电压电平的多位数据；

其中所述多个单元阵列块并排设置在由该共用数据总线单元分隔开的一个半边。

6.按照权利要求5的器件，其中所述多个平均数据是从所述多个单元阵列块施加的电荷值的平均值。

7.按照权利要求6的器件，其中从所述多个单元阵列块施加到一个读出放大器的所述多个数据是相同数据。

8.按照权利要求5的器件，其中所述多个单元阵列块的每个还包括多个主位线读出负载单元，用于选择性地向所述多个主位线提供电源电压以控制所述主位线的读出负载。

9.按照权利要求5的器件，其中在写入模式中，所述多个单元阵列块的每个向存储单元施加2^m个写入电压以写入m位数据。

10.按照权利要求5的器件，其中当在写入模式中读出m位数据时，所述多个读出放大器中的每一个把2^m-1个参考电压电平与所述多个平均数据进行比较并放大。

11.按照权利要求5的器件，还包括：

数据编码器，用于编码具有多个不同数据级的多位数据，以把n位数据输出到数据输入/输出总线中；

数据译码器，用于把从该数据输入/输出总线施加的n位数据进行译码；和

数字/模拟转换器，用于把在该数据译码器中译码的数据的电压电平转换到该共用数据总线单元。

12.按照权利要求5的器件，还包括：

定时数据寄存器阵列单元，用于在读取模式中通过该共用数据总线单元来存储在所述多个单元阵列块中读取的数据，并在写入模式中存储输入数据；和

定时数据缓冲单元，用于缓冲在该定时数据寄存器阵列单元中存储的读取数据，并把该输入数据输出到该定时数据寄存器阵列单元。

13.一种具有多位控制功能的非易失性铁电存储器件，包括：

被同时激活的多个单元阵列块，包括逐个连接到多个主位线的多个列选择开关；

共用数据总线单元，共同连接到所述多个单元阵列块；和

多个读出放大器，用于把不同的参考电压电平与从所述多个单元阵列块施加的多个平均数据的电压电平进行比较和放大，并输出具有不同电压电平的多位数据；

其中所述多个单元阵列块并排设置在由该共用数据总线单元分隔开的两个半边。

14.按照权利要求13的器件，其中所述多个平均数据是从所述多个单元阵列块施加的电荷值的平均值。

15.按照权利要求13的器件，其中从所述多个单元阵列块施加到一个读出放大器的所述多个数据是相同数据。

16.按照权利要求13的器件，其中所述多个单元阵列块中的每一个还包括多个主位线读出负载单元，用于响应于主位线控制信号而选择性地向所述多个主位线提供电源电压以控制主位线读出负载。

17.按照权利要求13的器件，其中在写入模式中所述多个单元阵列块中的每一个顺序地向存储单元施加2^m个写入电压以写入m位数据。

18.按照权利要求13的器件，其中当在读取模式中读取m位数据时，所述多个读出放大器中的每一个把2^m-1个参考电压电平与所述多个平均数据的电压电平进行比较并放大。

19.按照权利要求13的器件，还包括：

数据编码器，用于编码具有多个不同数据级的多位数据以把n位数据输出到数据输入/输出总线中；

数据译码器，用于把从数据输入/输出总线施加的n位数据进行译码；和

数字/模拟转换器，用于把在该数据译码器中译码的数据的电压电平转换到该共用数据总线单元。

20.按照权利要求13的器件，还包括：

定时数据寄存器阵列单元，用于在读取模式中通过该共用数据总线单元而存储在所述多个单元阵列块中读取的数据，并在写入模式中存储输入数据；和

定时数据缓冲单元，用于缓冲在该定时数据寄存器阵列单元中存储的读取数据，并把该输入数据输出到该定时数据寄存器阵列单元。

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