JP3804907B2

JP3804907B2 - 半導体記憶装置

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Publication number: JP3804907B2
Application number: JP37567199A
Authority: JP
Inventors: 竹島　　徹; 幸一野呂
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1999-12-28
Filing date: 1999-12-28
Publication date: 2006-08-02
Anticipated expiration: 2019-12-28
Also published as: US6288930B1; JP2001189082A; KR100551932B1; KR20010066806A

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置、特に不揮発性強誘電体メモリ（Ｆerroelectric ＲＡＭ、以下ＦＲＡＭとする）に関する。ＦＲＡＭは、ＤＲＡＭのキャパシタ部分に強誘電体を用いたものであり、そのキャパシタ部分の残留分極によってデータを記憶するため、データ保持のための電源を設けなくてもデータを保持することができる。そのため、たとえば、ＩＣカードなどにおいて暗号や機密性の高いコードなど（以下、暗号等とする）を記憶させるのにＦＲＡＭが使用されることがある。
【０００２】
【従来の技術】
図９は、従来のＦＲＡＭにおいて、メモリセルとワード線およびプレート線との接続状態を模式的に示す図である。また、図１０は、従来のＦＲＡＭにおいて、メモリセルとビット線との接続状態を模式的に示す図である。
【０００３】
図９に示すように、従来のＦＲＡＭでは、ワード線Ｗとプレート線Ｐとからなる行選択線対と、行方向のメモリセル群（以下、メモリセル行とする）とは、１対１の関係で接続されている。つまり、図９において、第１番目の行選択線対Ｗ１，Ｐ１は第１行目のメモリセル１１，１２，１３，…に接続される。第２番目の行選択線対Ｗ２，Ｐ２は第２行目のメモリセル２１，２２，２３，…に接続される。第３番目の行選択線対Ｗ３，Ｐ３は第３行目のメモリセル３１，３２，３３，…に接続される。
【０００４】
また、図１０に示すように、従来のＦＲＡＭでは、一対のビット線Ｂ，Ｂからなる列選択線対と、列方向のメモリセル群（以下、メモリセル列とする）とは、１対１の関係で接続されている。つまり、図１０において、第１番目の列選択線対Ｂ１１，Ｂ１２は第１列目のメモリセル１１，２１，…に接続される。第２番目の列選択線対Ｂ２１，Ｂ２２は第２列目のメモリセル１２，２２，…に接続される。第３番目の列選択線対Ｂ３１，Ｂ３２は第３列目のメモリセル１３，２３，…に接続される。第４番目の列選択線対Ｂ４１，Ｂ４２および第４列目のメモリセル１４，２４，…についても同様である。
【０００５】
たとえば、メモリセルが２個のトランジスタと２個の強誘電体素子（強誘電体キャパシタ）で構成されているＦＲＡＭの場合、各メモリセルは、図１１に示すような構成となる。すなわち、各メモリセル１１，１２，…，２１，２２，…内の２個の強誘電体素子Ｃ１，Ｃ２は、それぞれ、その一端を別々のトランジスタＱ１，Ｑ２に接続し、他端をプレート線Ｐ１，Ｐ２に接続した構成となっている。
【０００６】
一般に、ＦＲＡＭを製造するにあたって、その製造プロセスのウエハ段階で強誘電体よりなる記憶素子に対する暗号等の書き込みをおこなう必要がある。これは、完成したＦＲＡＭチップのパッケージを回路基板に実装した後に書き込みをおこなうのは、機密保護上好ましくないからである。
【０００７】
ところで、強誘電体素子は、熱や水素等の外部的要因により素子特性の劣化を生じることが知られている。したがって、ウエハ段階で強誘電体記憶素子に暗号等を書き込んでも、その後の製造プロセスにおいて強誘電体素子が熱の影響を受けたり水素等にさらされたりすると、素子特性の劣化により記憶情報が消失してしまうおそれがある。記憶情報の消失は、信頼性の点で極めて重大な問題である。そこで、従来は、製造プロセスにおいて、熱や水素等の外部的要因を極力排除するように配慮がなされている。
【０００８】
【発明が解決しようとする課題】
しかしながら、上述したように、従来は、製造プロセスにおいて、熱や水素等の外部的要因を極力排除する必要があるため、製造プロセスに制約が生じるという問題点がある。また、通常のＤＲＡＭ等の製造設備と異なり、熱や水素等の影響を排除するための設備が必要となるため、製造コストが上昇する。したがって、ＦＲＡＭのパッケージが高価になるという問題点がある。
【０００９】
本発明は、上記問題点に鑑みてなされたものであって、製造段階で熱や水素等の影響を受けても記憶情報を保持しつづける強誘電体記憶素子を備えた半導体記憶装置を提供することを目的とする。
【００１０】
【課題を解決するための手段】
上記目的を達成するため、本発明は、強誘電体記憶素子を備えた半導体記憶装置において、基板実装後にデータを書き込むための第１の強誘電体記憶素子と、その第１の強誘電体記憶素子よりも容量の大きい第２の強誘電体記憶素子を設け、その第２の強誘電体記憶素子を、製造段階において暗号等を書き込むための記憶素子として用いるものである。
【００１１】
強誘電体素子の特性はその容量の大小によって決まる。したがって、製造段階において、容量がより大きい第２の強誘電体記憶素子に暗号等を書き込めば、製造中に強誘電体素子が熱の影響を受けたり水素等にさらされても、記憶情報が消失してしまうほどには素子の特性が劣化しないので、製造終了後においても記憶情報を保持しつづけることができる。
【００１２】
ここで、第２の強誘電体記憶素子は、複数の第１の強誘電体記憶素子を組み合わせることによって構成されていてもよい。また、第１の強誘電体記憶素子が複数の強誘電体キャパシタ（強誘電体素子）を備えている場合には、その第１の強誘電体記憶素子に含まれる複数の強誘電体キャパシタを並列に接続することによって第２の強誘電体記憶素子が構成されていてもよい。このようにすれば、第２の強誘電体記憶素子の容量を第１の強誘電体記憶素子の容量よりも大きくすることができる。
【００１３】
具体的には、複数の第１の強誘電体記憶素子によって第２の強誘電体記憶素子を構成する場合、複数の行選択線（ワード線、プレート線）または複数の列選択線（ビット線）を短絡する。そうすれば、行選択線（ワード線、プレート線）が短絡された複数の第１の強誘電体記憶素子には、同じ情報が書き込まれることになるため、第２の強誘電体記憶素子に書き込まれた情報は、第１の強誘電体記憶素子に書き込まれる場合の複数倍の容量を有する強誘電体記憶素子で保持されることになる。したがって、製造中に強誘電体記憶素子が熱や水素等の影響を受けても記憶情報を保持しつづけることができる。列選択線（ビット線）を短絡した場合も同様である。
【００１４】
また、選択回路を設け、その選択回路により、短絡させる行選択線（ワード線、プレート線）または列選択線（ビット線）を選択する構成としてもよい。そうすれば、短絡させる行選択線（ワード線、プレート線）または列選択線（ビット線）を、書き込む暗号等のデータ量などに応じて変更することができる。
【００１５】
さらに、ＲＯＭ等の記憶手段（プログラム格納部）に、短絡させる行選択線（ワード線、プレート線）または列選択線（ビット線）を選択するためのプログラムを格納し、そのプログラムに基づいて、短絡対象となる複数の行選択線（ワード線、プレート線）または列選択線（ビット線）を選択する制御手段（プログラムコントロール回路）を設けた構成としてもよい。そうすれば、短絡させる行選択線（ワード線、プレート線）または列選択線（ビット線）をプログラマブルに選択することができる。
【００１６】
【発明の実施の形態】
以下に、本発明にかかる半導体記憶装置の実施の形態について図面を参照しつつ詳細に説明する。
【００１７】
（実施の形態１）
図１は、実施の形態１にかかる半導体記憶装置において、メモリセルとワード線およびプレート線との接続状態を模式的に示す図である。この半導体記憶装置は、たとえば、第１の強誘電体記憶素子として複数のメモリセル０１，０２，…，１１，１２，…，２１，２２，…，３１，３２，…を備えている。第１行目のメモリセル行と第２行目のメモリセル行は、第１番目のワード線Ｗ１および第１番目のプレート線Ｐ１に共通接続されている。
【００１８】
したがって、第１行目のメモリセル行と第２行目のメモリセル行において、同じ列に配置されたメモリセル対が、それぞれ単独の場合よりも容量が大きい第２の強誘電体記憶素子を構成していることになる。すなわち、図示例では、第１行第１列目（図に示すメモリセルアレイにおいて右上）のメモリセル０１と第２行第１列目のメモリセル１１とによって、第１列目の第２の強誘電体記憶素子が構成されている。
【００１９】
同様に、第１行第２列目のメモリセル０２と第２行第２列目のメモリセル１２とによって、第２列目の第２の強誘電体記憶素子が構成されている。また、第１行第３列目のメモリセル０３と第２行第３列目のメモリセル１３とによって、第３列目の第２の強誘電体記憶素子が構成されている。図示省略したが、第４列目以降も同様である。
【００２０】
第３行目のメモリセル行は、第２番目のワード線Ｗ２および第２番目のプレート線Ｐ２に接続されている。第４行目のメモリセル行は、第３番目のワード線Ｗ３および第３番目のプレート線Ｐ３に接続されている。第５行目以降も同様である。
【００２１】
つぎに、実施の形態１にかかる半導体記憶装置の作用について説明する。第１番目のワード線Ｗ１および第１番目のプレート線Ｐ１は、第１行目のメモリセル行と第２行目のメモリセル行の両方に接続されている。そのため、第１番目のワード線Ｗ１および第１番目のプレート線Ｐ１により第１行目と第２行目のメモリセル行が同時に選択される。つまり、同じビット線に接続された第１行目のメモリセルと第２行目のメモリセルに対して同時にデータの書き込みまたは読み出しがおこなわれる。
【００２２】
したがって、第１行目のメモリセルと第２行目のメモリセルに書き込まれた同一の情報は、単独のメモリセルの２倍の容量を有する強誘電体記憶素子で保持されることになる。したがって、製造段階において、その容量が２倍の強誘電体記憶素子に暗号等のデータを書き込めば、その暗号等のデータは通常の２倍の容量で保持されることになる。
【００２３】
以上説明したように、実施の形態１によれば、製造段階において、暗号等のデータは、通常の強誘電体記憶素子の２倍の容量を有する強誘電体記憶素子に書き込まれるため、製造中に熱や水素等の影響を受けてもそのデータが消失してしまうほどには素子の特性が劣化しないので、製造終了後においても暗号等のデータを保持しつづけることができる。
【００２４】
したがって、製造プロセスにおいて、熱や水素等の外部的要因を極力排除する必要がないので、製造プロセスの制約をなくすことができる。また、熱や水素等の影響を排除するための設備が不要となるため、製造コストを抑えることができるので、安価なＦＲＡＭパッケージが得られる。また、ウエハの段階でＩＤ番号などを強誘電体メモリに記憶させることができる。
【００２５】
（実施の形態２）
図２は、実施の形態２にかかる半導体記憶装置において、メモリセルとビット線との接続状態を模式的に示す図である。この半導体記憶装置は、たとえば、第１の強誘電体記憶素子として複数のメモリセル１１，…，１４，１５，…，２１，…，２４，２５，…を備えている。第４列目のメモリセル列と第５列目のメモリセル列は、符号Ｂ４１と符号Ｂ４２で示す第４番目のビット線対に共通接続されている。
【００２６】
したがって、第４列目のメモリセル列と第５列目のメモリセル列において、同じ行に配置されたメモリセル対が、それぞれ単独の場合よりも容量が大きい第２の強誘電体記憶素子を構成していることになる。すなわち、図示例では、第１行第４列目のメモリセル１４と第１行第５列目（図に示すメモリセルアレイにおいて左上）のメモリセル１５とによって、第１行目の第２の強誘電体記憶素子が構成されている。同様に、第２行第４列目のメモリセル２４と第２行第５列目のメモリセル２５とによって、第２行目の第２の強誘電体記憶素子が構成されている。また、第３行目以降も同様である。
【００２７】
第１列目のメモリセル列は、第１番目のビット線対Ｂ１１，Ｂ１２に接続されている。第２列目のメモリセル列は、第２番目のビット線対Ｂ２１，Ｂ２２に接続されている。第３列目のメモリセル列、は、第３番目のビット線対Ｂ３１，Ｂ３２に接続されている。第６列以降も同様である。
【００２８】
実施の形態２にかかる半導体記憶装置の作用について説明する。第４番目のビット線対Ｂ４１，Ｂ４２は、第４列目のメモリセル列と第５列目のメモリセル列の両方に接続されている。そのため、第４番目のビット線対Ｂ４１，Ｂ４２により第４列目と第５列目のメモリセル列が同時に選択される。つまり、同じワード線およびプレート線に接続された第４列目のメモリセルと第５列目のメモリセルに対して同時にデータの書き込みまたは読み出しがおこなわれる。
【００２９】
したがって、第４列目のメモリセルと第５列目のメモリセルに書き込まれた同一の情報は、単独のメモリセルの２倍の容量を有する強誘電体記憶素子で保持されることになる。したがって、製造段階において、その容量が２倍の強誘電体記憶素子に暗号等のデータを書き込めば、その暗号等のデータは通常の２倍の容量で保持されることになる。
【００３０】
以上説明したように、実施の形態２によれば、製造段階において、暗号等のデータは、通常の強誘電体記憶素子の２倍の容量を有する強誘電体記憶素子に書き込まれるため、製造中に熱や水素等の影響を受けてもそのデータが消失してしまうほどには素子の特性が劣化しないので、製造終了後においても暗号等のデータを保持しつづけることができる。
【００３１】
したがって、製造プロセスにおいて、熱や水素等の外部的要因を極力排除する必要がないので、製造プロセスの制約をなくすことができる。また、熱や水素等の影響を排除するための設備が不要となるため、製造コストを抑えることができるので、安価なＦＲＡＭパッケージが得られる。
【００３２】
（実施の形態３）
図３は、実施の形態３にかかる半導体記憶装置において、メモリセルとワード線およびプレート線との接続状態を模式的に示す図である。実施の形態３は、実施の形態１の半導体記憶装置において、短絡させるワード線およびプレート線を選択するための複数（図示例では２個だけ示されている）の選択回路１，２，…を備えたものである。
【００３３】
すなわち、たとえば図示例では、第１番目のワード線Ｗ１および第１番目のプレート線Ｐ１は第１行目のメモリセル行に接続される。第２番目のワード線Ｗ２および第２番目のプレート線Ｐ２は第２行目のメモリセル行に接続される。そして、第１の選択回路１は、外部から入力する選択信号に基づいて、第１番目のワード線Ｗ１と第２番目のワード線Ｗ２、および第１番目のプレート線Ｐ１と第２番目のプレート線Ｐ２を同時に短絡させるか否かの選択をおこなう。
【００３４】
また、第３番目のワード線Ｗ３および第３番目のプレート線Ｐ３は第３行目のメモリセル行に接続される。第４番目のワード線Ｗ４および第４番目のプレート線Ｐ４は第４行目のメモリセル行に接続される。そして、第２の選択回路２は、外部から入力する選択信号に基づいて、第３番目のワード線Ｗ３と第４番目のワード線Ｗ４、および第３番目のプレート線Ｐ３と第４番目のプレート線Ｐ４を同時に短絡させるか否かの選択をおこなう。第５行目のメモリセル行以降についても同様である。
【００３５】
図４は、実施の形態３にかかる半導体記憶装置において、メモリセルとワード線およびプレート線との接続状態の他の例を模式的に示す図である。図４に示す例は、図３に示す半導体記憶装置において、記憶手段であるプログラム格納部３および制御手段であるプログラムコントロール回路４を備え、短絡させるワード線Ｗの組およびプレート線Ｐの組をプログラマブルに選択することができる構成としたものである。
【００３６】
プログラム格納部３は、短絡させるワード線の組およびプレート線の組を選択するためのプログラムを格納する。プログラム格納部３は、ＲＯＭ、ＥＥＰＲＯＭ、ＦＲＡＭ、ＳＲＡＭまたはＤＲＡＭなどのメモリにより構成される。プログラムコントロール回路４、プログラム格納部３に格納されたプログラムに基づいて選択信号を生成し、対象となる選択回路１，２，…へ出力する。各選択回路１，２，…は、選択信号に応じてワード線Ｗの組およびプレート線Ｐの組の短絡動作をおこなう。
【００３７】
実施の形態３にかかる半導体記憶装置の作用について説明する。図３に示す例においては、外部から入力された選択信号に基づいて、いずれか２つのメモリセル行について、ワード線Ｗおよびプレート線Ｐがともに短絡される。また、図４に示す例においては、プログラム格納部３に格納されたプログラムに基づいて、いずれか２つのメモリセル行について、ワード線Ｗおよびプレート線Ｐがともに短絡される。
【００３８】
ワード線Ｗおよびプレート線Ｐがともに短絡された２つのメモリセル行では、単独のメモリセル行における強誘電体容量の２倍の容量を有することになる。したがって、製造段階において、その容量が２倍の強誘電体記憶素子に暗号等のデータを書き込めば、その暗号等のデータは通常の２倍の容量で保持されることになる。
【００３９】
以上説明したように、実施の形態３によれば、実施の形態１と同様に、製造段階において書き込まれた暗号等のデータを製造終了後においても保持しつづけることができるという効果に加えて、その暗号等を書き込むための記憶領域を暗号等のデータ量などに応じてメモリセルアレイの中で変更することができる。また、選択回路１，２が設けられていることによって、ワード線Ｗまたはプレート線Ｐの配線経路をたどり難くなる。したがって、第三者がワード線Ｗまたはプレート線Ｐの配線経路をたどって暗号等が書き込まれた記憶領域を調べ、不正に暗号等を取得してしまうのを防ぐことができる。つまり、機密性が高くなる。
【００４０】
（実施の形態４）
図５は、実施の形態４にかかる半導体記憶装置において、メモリセルとビット線との接続状態を模式的に示す図である。実施の形態４は、実施の形態２の半導体記憶装置において、短絡させるビット線対を選択するための複数（図示例では２個だけ示されている）の選択回路５，６，…を備えたものである。
【００４１】
すなわち、たとえば図示例では、第１番目のビット線対Ｂ１１，Ｂ１２は第１列目のメモリセル列に接続される。第２番目のビット線対Ｂ２１，Ｂ２２は第２列目のメモリセル列に接続される。そして、第１の選択回路５は、外部から入力する選択信号に基づいて、第１番目のビット線対Ｂ１１，Ｂ１２の一方と第２番目のビット線対Ｂ２１，Ｂ２２の一方、および第１番目のビット線対Ｂ１１，Ｂ１２の他方と第２番目のビット線対Ｂ２１，Ｂ２２の他方を同時に短絡させるか否かの選択をおこなう。
【００４２】
また、第３番目のビット線対Ｂ３１，Ｂ３２は第３列目のメモリセル列に接続される。第４番目のビット線対Ｂ４１，Ｂ４２は第４列目のメモリセル列に接続される。そして、第２の選択回路６は、外部から入力する選択信号に基づいて、第３番目のビット線対Ｂ３１，Ｂ３２の一方と第４番目のビット線対Ｂ４１，Ｂ４２の一方、および第３番目のビット線対Ｂ３１，Ｂ３２の他方と第４番目のビット線対Ｂ４１，Ｂ４２の他方を同時に短絡させるか否かの選択をおこなう。第５列目のメモリセル列以降についても同様である。
【００４３】
図６は、実施の形態４にかかる半導体記憶装置において、メモリセルとビット線対との接続状態の他の例を模式的に示す図である。図６に示す例は、図５に示す半導体記憶装置において、記憶手段であるプログラム格納部７および制御手段であるプログラムコントロール回路８を備え、短絡させるビット線対Ｂ，Ｂの組をプログラマブルに選択することができる構成としたものである。
【００４４】
プログラム格納部７は、短絡させるビット線対Ｂ，Ｂの組を選択するためのプログラムを格納する。プログラム格納部７は、ＲＯＭ、ＥＥＰＲＯＭ、ＦＲＡＭ、ＳＲＡＭまたはＤＲＡＭなどのメモリにより構成される。プログラムコントロール回路８は、プログラム格納部７に格納されたプログラムに基づいて選択信号を生成し、対象となる選択回路５，６，…へ出力する。各選択回路５，６，…は、選択信号に応じてビット線対Ｂ，Ｂの組の短絡動作をおこなう。
【００４５】
実施の形態４にかかる半導体記憶装置の作用について説明する。図５に示す例においては、外部から入力された選択信号に基づいて、いずれか２つのメモリセル列について、ビット線対Ｂ，Ｂが短絡される。また、図６に示す例においては、プログラム格納部７に格納されたプログラムに基づいて、いずれか２つのメモリセル列について、ビット線対Ｂ，Ｂが短絡される。
【００４６】
ビット線対Ｂ，Ｂがともに短絡された２つのメモリセル列では、単独のメモリセル列における強誘電体容量の２倍の容量を有することになる。したがって、製造段階において、その容量が２倍の強誘電体記憶素子に暗号等のデータを書き込めば、その暗号等のデータは通常の２倍の容量で保持されることになる。
【００４７】
以上説明したように、実施の形態４によれば、実施の形態２と同様に、製造段階において書き込まれた暗号等のデータを製造終了後においても保持しつづけることができるという効果に加えて、その暗号等を書き込むための記憶領域を暗号等のデータ量などに応じてメモリセルアレイの中で変更することができる。
【００４８】
また、選択回路５，６が設けられていることによって、ビット線Ｂの配線経路をたどり難くなる。したがって、第三者がビット線Ｂの配線経路をたどって暗号等が書き込まれた記憶領域を調べ、不正に暗号等を取得してしまうのを防ぐことができる。つまり、機密性が高くなる。
【００４９】
（実施の形態５）
図７は、実施の形態５にかかる半導体記憶装置において、メモリセル内の強誘電体素子との接続状態を模式的に示す図である。実施の形態５は、たとえば図示例のように、各メモリセルに複数、たとえば２個の強誘電体素子（強誘電体キャパシタ）が設けられている場合、メモリセル１１において一方のトランジスタＱ１ａとプレート線Ｐ１との間に２個の強誘電体素子Ｃ１ａ，Ｃ２ａを並列に接続するとともに、それに隣接するメモリセル１２において一方のトランジスタＱ２ｂとプレート線Ｐ１との間に２個の強誘電体素子Ｃ１ｂ，Ｃ２ｂを並列に接続したものである。
【００５０】
メモリセル１１において強誘電体素子Ｃ２ａともう一方のトランジスタＱ２ａとは絶縁される。同様に、メモリセル１２において強誘電体素子Ｃ１ｂともう一方のトランジスタＱ１ｂとは絶縁される。このような構成とすることによって、メモリセル１１とメモリセル１２の２つのセルで、単独のメモリセルの場合の２倍の強誘電体容量を有する単一のメモリセルと同等になる。この２個のメモリセル１１，１２よりなるメモリセルに対しては、４本のビット線Ｂ１１，Ｂ１２，Ｂ２１，Ｂ２２のうちトランジスタＱ１ａに接続されたビット線Ｂ１１とトランジスタＱ２ｂに接続されたビット線Ｂ２２が有効となる。
【００５１】
以上説明したように、実施の形態５によれば、他の実施の形態と同様に、製造段階において書き込まれた暗号等のデータを製造終了後においても保持しつづけることができるという効果を有する。また、強誘電体容量が２倍の記憶領域におけるセル構造が、通常の容量の記憶領域におけるセル構造と見かけ上同じであるため、第三者が暗号等が書き込まれた記憶領域を調べ、不正に暗号等を取得してしまうのを防ぐことができる。つまり、機密性を向上させることができることになる。
【００５２】
（実施の形態６）
図８は、実施の形態６にかかる半導体記憶装置において、隣接するメモリセル間における強誘電体素子の接続状態を模式的に示す図である。実施の形態６は、各メモリセルに複数、たとえば２個の強誘電体素子（強誘電体キャパシタ）が設けられている場合、たとえば図示例のような構成としたものである。
【００５３】
すなわち、メモリセル１２の一方のトランジスタＱ１ｂとプレート線Ｐ１との間に、メモリセル１２内の強誘電体素子Ｃ１ｂと、メモリセル１２に隣接する別のメモリセル２２の強誘電体素子Ｃ１ｄとが並列に接続される。また、メモリセル１２のもう一方のトランジスタＱ２ｂとプレート線Ｐ１との間に、メモリセル１２内の別の強誘電体素子Ｃ２ｂと、メモリセル２２の別の強誘電体素子Ｃ２ｄとが並列に接続される。
【００５４】
メモリセル２２において、トランジスタＱ１ｄと強誘電体素子Ｃ１ｄとは絶縁される。トランジスタＱ２ｄと強誘電体素子Ｃ２ｄとは絶縁される。また、メモリセル２２において、ワード線Ｗ２と強誘電体素子Ｃ１ｄおよび強誘電体素子Ｃ２ｄとは絶縁される。
【００５５】
このような構成とすることによって、メモリセル１２とメモリセル２２の２つのセルで、単独のメモリセルの場合の２倍の強誘電体容量を有する単一のメモリセルと同等になる。この２個のメモリセル１２，２２よりなるメモリセルに対しては、２本のワード線Ｗ１，Ｗ２および２本のプレート線Ｐ１，Ｐ２のうちメモリセル１２に接続されたワード線Ｗ１およびプレート線Ｐ１が有効となる。
【００５６】
以上説明したように、実施の形態６によれば、他の実施の形態と同様に、製造段階において書き込まれた暗号等のデータを製造終了後においても保持しつづけることができるという効果を有する。
【００５７】
また、強誘電体容量が２倍の記憶領域におけるセル構造が、通常の容量の記憶領域におけるセル構造と見かけ上同じであるため、第三者が暗号等が書き込まれた記憶領域を調べ、不正に暗号等を取得してしまうのを防ぐことができる。つまり、機密性が高くなる。
【００５８】
以上において本発明は、３行以上のメモリセル行または３列以上のメモリセル列にわたってワード線やプレート線、またはビット線対を短絡してもよい。また、一部のメモリセルにおいて強誘電体素子の面積を通常の面積よりも大きくする構成としてもよい。強誘電体素子の面積を大きくすれば一部のメモリセルの強誘電体容量を大きくすることができる。したがって、データ保持特性が向上するが、その代わりに、暗号等のデータが書き込まれた記憶領域の識別が容易となってしまう。
【００５９】
【発明の効果】
本発明によれば、製造段階において暗号等を書き込むための強誘電体記憶素子の容量を、その他の強誘電体記憶素子の容量よりも大きくしたため、製造中に強誘電体素子が熱の影響を受けたり水素等にさらされても、暗号等の記憶情報が消失してしまうほどには素子の特性が劣化しないので、製造終了後においても記憶情報を保持しつづけることができる。
【００６０】
したがって、製造プロセスにおいて、熱や水素等の外部的要因を極力排除する必要がないので、製造プロセスの制約をなくすことができる。また、熱や水素等の影響を排除するための設備が不要となるため、製造コストを抑えることができるので、安価な半導体記憶装置が得られる。
【図面の簡単な説明】
【図１】実施の形態１にかかるＦＲＡＭにおいて、メモリセルとワード線およびプレート線との接続状態を模式的に示す図である。
【図２】実施の形態２にかかるＦＲＡＭにおいて、メモリセルとビット線との接続状態を模式的に示す図である。
【図３】実施の形態３にかかるＦＲＡＭにおいて、メモリセルとワード線およびプレート線との接続状態を模式的に示す図である。
【図４】実施の形態３にかかるＦＲＡＭにおいて、メモリセルとワード線およびプレート線との接続状態の他の例を模式的に示す図である。
【図５】実施の形態４にかかるＦＲＡＭにおいて、メモリセルとビット線との接続状態を模式的に示す図である。
【図６】実施の形態４にかかるＦＲＡＭにおいて、メモリセルとビット線との接続状態の他の例を模式的に示す図である。
【図７】実施の形態５にかかるＦＲＡＭにおいて、メモリセル内の強誘電体素子との接続状態を模式的に示す図である。
【図８】実施の形態６にかかるＦＲＡＭにおいて、隣接するメモリセル間における強誘電体素子の接続状態を模式的に示す図である。
【図９】従来のＦＲＡＭにおいて、メモリセルとワード線およびプレート線との接続状態を模式的に示す図である。
【図１０】従来のＦＲＡＭにおいて、メモリセルとビット線との接続状態を模式的に示す図である。
【図１１】従来のＦＲＡＭにおいて、メモリセルが２個のトランジスタと２個の強誘電体素子で構成されている例を示す図である。
【符号の説明】
Ｂ列選択線（ビット線）
Ｗ行選択線（ワード線）
Ｐ行選択線（プレート線）
Ｃ強誘電体キャパシタ（強誘電体素子）
０１〜３３強誘電体記憶素子（メモリセル）
１，２，５，６選択回路
３，７記憶手段（プログラム格納部）
４，８制御手段（プログラムコントロール回路）

Claims

残留分極によってデータを保持する複数の第１の強誘電体記憶素子、および製造段階においてデータを書き込むための、前記第１の強誘電体記憶素子よりも容量の大きい第２の強誘電体記憶素子を備えたメモリセルアレイと、
前記メモリセルアレイに対して行方向の選択をおこなうための複数の行選択線と、
前記メモリセルアレイに対して列方向の選択をおこなうための複数の列選択線と、
を具備し、
前記第２の強誘電体記憶素子は、複数の前記第１の強誘電体記憶素子により構成されることを特徴とする半導体記憶装置。
前記第２の強誘電体記憶素子を構成する複数の前記第１の強誘電体記憶素子に対応した複数の行選択線が短絡されることを特徴とする請求項１に記載の半導体記憶装置。
短絡される複数の行選択線を選択するための選択回路をさらに備えたことを特徴とする請求項２に記載の半導体記憶装置。
短絡される複数の行選択線を選択するためのプログラムを記憶した記憶手段と、
前記プログラムに基づいて、短絡対象となる複数の行選択線を選択するための選択信号を生成して前記選択回路に供給する制御手段と、
をさらに備えたことを特徴とする請求項３に記載の半導体記憶装置。
前記第２の強誘電体記憶素子を構成する複数の前記第１の強誘電体記憶素子に対応した複数の列選択線が短絡されることを特徴とする請求項１に記載の半導体記憶装置。
短絡される複数の列選択線を選択するための選択回路をさらに備えたことを特徴とする請求項５に記載の半導体記憶装置。
短絡される複数の行選択線を選択するためのプログラムを記憶した記憶手段と、
前記プログラムに基づいて、短絡対象となる複数の行選択線を選択するための選択信号を生成して前記選択回路に供給する制御手段と、
をさらに備えたことを特徴とする請求項６に記載の半導体記憶装置。
残留分極によってデータを保持する複数の第１の強誘電体記憶素子、および製造段階においてデータを書き込むための、前記第１の強誘電体記憶素子よりも容量の大きい第２の強誘電体記憶素子を備えたメモリセルアレイと、
前記メモリセルアレイに対して行方向の選択をおこなうための複数の行選択線と、
前記メモリセルアレイに対して列方向の選択をおこなうための複数の列選択線と、
を具備し、
前記第１の強誘電体記憶素子は複数の強誘電体キャパシタを有しており、
前記第２の強誘電体記憶素子は、前記第１の強誘電体記憶素子に含まれる複数の前記強誘電体キャパシタを並列に接続した構成となっていることを特徴とする半導体記憶装置。
残留分極によってデータを保持する複数の第１の強誘電体記憶素子、および製造段階においてデータを書き込むための、前記第１の強誘電体記憶素子よりも容量の大きい第２の強誘電体記憶素子を備えたメモリセルアレイと、
前記メモリセルアレイに対して行方向の選択をおこなうための複数の行選択線と、
前記メモリセルアレイに対して列方向の選択をおこなうための複数の列選択線と、
を具備し、
前記第１の強誘電体記憶素子は複数の強誘電体キャパシタを有しており、
前記第２の強誘電体記憶素子は、前記第１の強誘電体記憶素子の隣接するメモリセルに含まれる複数の前記強誘電体キャパシタを並列に接続した構成になっていることを特徴とする半導体記憶装置。
残留分極によってデータを保持する複数の第１の強誘電体記憶素子、および前記第１の強誘電体記憶素子よりも容量の大きい第２の誘電体記憶素子を備え、
製造段階において、前記第２の強誘電体記憶素子にデータを記憶させることを特徴とする半導体記憶装置におけるデータ記憶方法。