CN1567073A

CN1567073A - 单一型态晶体管扫描驱动电路

Info

Publication number: CN1567073A
Application number: CNA031485715A
Authority: CN
Inventors: 施俊任; 陈明道; 陈尚立; 钟俊甫
Original assignee: Industrial Technology Research Institute ITRI
Current assignee: Institute for Information Industry
Priority date: 2003-07-04
Filing date: 2003-07-04
Publication date: 2005-01-19
Anticipated expiration: 2023-07-04
Also published as: CN1324554C

Abstract

一种单一型态晶体管扫描驱动电路，用于采用单一型态的薄膜晶体管所设计的液晶显示器，该扫描驱动电路包括有：一逻辑电路组，由多个逻辑电路单元所组成，且每一逻辑电路单元中除设置有该第一输入端与该第二输入端外，另外设置有一前置端与一输出端；一第一时钟脉冲输入组，由不同时钟脉冲的多个信号输入所组成，并与所述的逻辑电路中第一输入端连接；一第二时钟脉冲输入组，由不同时钟脉冲的多个信号输入所组成，并与所述的逻辑电路中第二输入端连接；由该扫描驱动电路接收不同时钟脉冲的信号产生输出控制信号，驱动液晶显示器的显示单元。

Description

单一型态晶体管扫描驱动电路

技术领域

本发明涉及一种单一型态晶体管扫描驱动电路，利用单一型态的薄膜晶体管，完成设计薄膜晶体管液晶显示器(TFT-LCD)的制造。

背景技术

基础科学与应用技术的不断发展与创新，使得人类生活不断地获得改善，以影像显示为例，最早的不过是黑白影像显示的电视机到今天一般家庭所拥有的彩色电视机，或者可能是整个社区一同收看一台电视到今天几乎是人人一机的情况，时间的发展不过是短短的数十年，如今，一般的彩色电视机，也已经不再满足消费者的需求，由于空间的利用与观念的改变，为符合未来的需求，液晶显示器的问世与改进，成为本发明的重点。

由于液晶显示器所强调的乃是其所具备的空间与辐射的特性，为加强其所提供的优点，于是有薄膜晶体管所制成的液晶显示器问世，其所占的空间更为缩小，使消费者可更为有效的运用空间的设计。

然而，现有技术中制成液晶显示器仍有缺点，其中以分辨率1280×1024的扫描线为例，所需要的扫描驱动信号为至少1024条，而现有技术所运用的方法则以1024级的逻辑阵列电路来实现，如此的架构有以下的缺点：

1024级的逻辑阵列电路面积相当的庞大；

此1024级的逻辑阵列电路中如有一级发生问题，则该级以下的显示画面均无法正常显示。

另外，请参阅图1，图1是现有技术中所使用的扫描驱动电路，其中在图1的左方有一电源线20，提供电路适当的电源，而在图1的右方则另有一接地线21而形成电路的连接，除电源线20与接地线21外，其它便为显示器扫描驱动的电路，包括有三组不同的控制信号输入(W1～4，N1～4，G1～4)，以驱动所连接的16组扫描电路单元(Scan Circuit Units)1～16，而由不同的扫描行线24、25、26的连接，驱动扫描显示电路(Column Circuits)27作影像扫描的工作；在此现有技术中，虽然避免了之前提到1024级的逻辑阵列电路所需的大面积与其它缺点，但由于在运用上，三组扫描行电路中的两组(N1～4，G1～4)是相同逻辑信号以反相的方式加以运用，因此，仍有电路复杂的缺点，甚至，由于有多输出端数，导致信号容易受到干扰。

此外，请参阅图2，图2是另外一个现有技术的电路示意图，而由此图中可看出，在执行扫描工作时，由电路的连接与晶体管的逻辑信号输出，可达到控制影像扫描的驱动处理工作，但其运用的电路连接实际上仍需使用三组以上的控制信号，且晶体管与阵列电路的连接仍十分的复杂，并没有有效地简化电路连接的设计。

发明内容

本发明的所要解决的技术问题，是针对现有技术的缺点提出一解决的方案，提供一种单一型态的薄膜晶体管来设计薄膜晶体管显示器，不但能够减少薄膜晶体管显示器的制造工序步骤，更可降低成本，减少出错的机率以提高合格率，还可减少工序中所使用光罩的数目等。

为了实现上述目的，本发明提供了一种单一型态晶体管扫描驱动电路，用于采用单一型态的薄膜晶体管所设计的液晶显示器，其中，该扫描驱动电路包括有：一逻辑电路组，由多个逻辑电路单元所组成，且每一逻辑电路单元中除设置有该第一输入端与该第二输入端外，另外设置有一前置端与一输出端；一第一时钟脉冲输入组，由不同时钟脉冲的多个信号输入所组成，并与所述的逻辑电路中第一输入端连接；一第二时钟脉冲输入组，由不同时钟脉冲的多个信号输入所组成，并与所述的逻辑电路中第二输入端连接；由该扫描驱动电路接收不同时钟脉冲的信号产生输出控制信号，驱动液晶显示器的显示单元。

其中，本发明所使用的控制信号，以16级的扫描驱动电路为例，只需输入两组时钟脉冲信号即可达到驱动扫描的工作，其方法是将该两组时钟脉冲信号以阵列电路的连接方式连接输入置不同的逻辑电路单元，在不同的逻辑电路单元中由所接收的不同的控制时钟脉冲信号作处理后，输出控制的时钟脉冲信号以完成驱动扫描的工作。

由以上的方法与电路的连接，可有效的避免现有技术的缺点，更甚者，可提高整体架构的效能，有关本发明的详细内容及技术，下面配合附图说明如下。

附图说明

图1是现有技术的第一实施例电路示意图；

图2是现有技术的第二实施例电路示意图；

图3是本发明第一实施例的电路架构示意图；

图4是本发明第一实施例的信号输入/输出示意图；

图5是本发明实施例的逻辑电路单元晶体管的第一连接示意图；

图6是本发明实施例的逻辑电路单元晶体管的第二连接示意图；

图7是本发明第二实施例的电路架构示意图；

图8是本发明实施例的动作流程示意图；

图9是本发明实施例的逻辑电路单元执行扫描的动作流程示意图。

其中，附图标记说明如下：

G1～G4 反相控制信号输入；

I1～I4 反向控制单元；

N1～N4 正相控制信号输入；

O_R1～O_R8 输出端；

Out 输出

P_R1～P_R8 第一输入端；

P1 第一输入时钟脉冲；

P2 第二输入时钟脉冲；

P3 第三输入时钟脉冲；

P4 第四输入时钟脉冲；

Precharge 前置端；

Precharge _R1～Precharge_R8 前置端；

Q_R1～Q_R8 第二输入端；

Q1 第五输入时钟脉冲；

Q2 第六输入时钟脉冲；

Q3 第七输入时钟脉冲；

Q4 第八输入时钟脉冲；

R1～R8 逻辑电路单元；

T1 第一晶体管；

T2 第二晶体管；

T3 第三晶体管；

VDD 电压；

W1～W4 控制信号输入；

1～16 扫描行电路；

20 电源线；

21 接地线；

24～26 扫描行线；

27 扫描显示电路；

80 启动；

81 输入多组时钟脉冲信号；

82 执行逻辑运算处理；

83 驱动液晶显示单元；

84 结束；

90 开始；

91 维持控制信号输出；

92 接收时钟脉冲信号；

93 输出控制信号；

94 驱动液晶显示单元；

95 结束。

具体实施方式

本发明的一种单一型态晶体管扫描驱动电路，采用单一型态的薄膜晶体管完成薄膜晶体管的液晶显示器的设计制造，如图3所示，是本发明单一型态晶体管扫描驱动电路第一实施例的电路架构示意图，其中在扫描驱动电路中包括有第一时钟脉冲输入组，此第一时钟脉冲输入组是由多个输入时钟脉冲所组成，包括有第一输入时钟脉冲P1、第二输入时钟脉冲P2、第三输入时钟脉冲P3与第四输入时钟脉冲P4，由多个不同的输入时钟脉冲P1～P4与下一级逻辑电路组中逻辑电路单元R1～R8的第一输入端P_R1～P_R8连接；另外，除第一时钟脉冲输入组外，尚有第二时钟脉冲输入组，此第二时钟脉冲输入组则包括有第五输入时钟脉冲Q1、第六输入时钟脉冲Q2、第七输入时钟脉冲Q3与第八输入时钟脉冲Q4，且也同样与下一级的逻辑电路组中逻辑电路单元R1～R8中第二输入端Q_R1～Q_R8连接。

接续上面说明，当逻辑电路组的逻辑电路单元R1～R8接收到由不同时钟脉冲输入组所传送过来的多个输入时钟脉冲P1～P4、Q1～Q4，经内部晶体管的逻辑电路运算处理，得到不同的输出控制时钟脉冲信号O_R1～O_R8，有关输入时钟脉冲P1～P4、Q1～Q4与输出控制时钟脉冲信号O_R1～O_R8的关系，将在图4中作说明；另外，逻辑电路单元R1～R8中所设置有第一输入端P_R1～P_R8与第二输入端Q_R1～Q_R8，是分别接收第一输入时钟脉冲组与第二输入时钟脉冲组，除此之外，还设置有前置端Precharge _R1～Precharge_R8与输出端O_R1～O_R8，而由扫描驱动电路的两输入端P_R1～P_R8、Q_R1～Q_R8接收不同时钟脉冲的信号输出控制信号，由输出端O_R1～O_R8输出驱动液晶显示器的显示单元的控制信号。

接下来，请参阅图4，图4是本发明第一实施例的信号输入/输出示意图，由此图中可知，由于本发明的实施例中是运用单一型态的P型晶体管来设计，因此在输入时钟脉冲的部分是以低电平的时钟脉冲信号来控制晶体管的处理运算，其中第一到第四输入时钟脉冲P1～P4是连续长低电平时钟脉冲信号，而第五到第八输入时钟脉冲Q1～Q4则为连续短低电平时钟脉冲信号，即第五至第八输入时钟脉冲Q1～Q4的时钟脉冲低电平的发生是发生于每一个长低电平时钟脉冲信号P1～P4的低电平脉冲发生的时间槽内(Time Slot)，而由第一至第八输入时钟脉冲P1～P4、Q1～Q4的输入，经过逻辑电路单元的逻辑运算处理，得到不同的低电平时钟脉冲的逻辑输出控制时钟脉冲信号O_R1～～O_R8。

请参阅图5，图5是本发明实施例的逻辑电路单元晶体管的第一连接示意图，其中在每一个逻辑控制单元中有三个晶体管，而在本发明的实施例中所使用的晶体管为单一型态的P型晶体管，因此，如先前在图4中所说明的，乃输入低电平的信号来控制该多个逻辑电路单元执行逻辑运算，而在实际的运用上，第一晶体管T1是作为前置端(如图中的Pre端)的信号输入端，并与第二晶体管T2连接，而第二晶体管T2则为第一输入时钟脉冲组的信号输入端，设置有第一输入端P，并与第一晶体管T1和第三晶体管T3连接，最后，第三晶体管T3则作为第二输入时钟脉冲组的信号输入端，而设置有第二输入端Q，而第三晶体管T3的漏极则与本身的源极连接，由上述的电路连接方式，可在第一晶体管T1与第二晶体管T2连接处外接得到输出Out。

如图6所示，是本发明实施例的逻辑电路单元晶体管的第二连接示意图，与先前图5的逻辑电路单元晶体管的第一连接电路方式相似，其差异则在于，第三晶体管T3的漏极并未与本身的源极连接，而是以接地的方式完成电路的设计。

请参阅图7，图7是本发明第二实施例的电路架构示意图，与第一实施例类似，在第二实施例中所不同的仅在于逻辑电路单元中的前置端(Precharge)与另一逻辑电路单元R1～R8中的输出端O_R1～O_R8连接，其它的部分则相同，因此，不在此多作赘述。

同样，在第二实施例中所使用的逻辑单元电路的晶体管也可由第五、六图中所示的电路连接方式来完成电路的连接。

接着，请参阅图8，图8为本发明实施例的动作流程示意图，其中包括有启动(步骤80)，开始执行逻辑控制信号的处理，输入多组时钟脉冲信号(步骤81)，包括有第一时钟脉冲输入组与第二时钟脉冲输入组的逻辑信号输入，而再由矩阵模式的电路连接，将时钟脉冲信号输入至多个逻辑电路单元；之后，执行逻辑运算的处理(步骤82)，由多个逻辑电路单元作逻辑控制信号的运算处理，将扫描驱动的控制信号输出以驱动液晶显示单元(步骤83)，如此，结束显示器的驱动扫描的信号处理输出(步骤84)。

由上述电路与动作流程的说明可知，本发明由不同的两组输入时钟脉冲P1～P4、Q1～Q4，以阵列电路方式输入至不同的逻辑电路单元中，经过内部的晶体管逻辑运算，可输出驱动扫描的控制信号；而由于之前所提的输入时钟脉冲信号为低电平脉冲驱动的时钟脉冲信号，其为配合所使用的P型单一型态晶体管，然而，实际上，电路的设计上也可使用N型的单一型态晶体管，如此，在所输入的时钟脉冲上，则可运用高电平脉冲驱动的时钟脉冲信号。

请参阅图9，图9是本发明逻辑电路单元内所执行扫描的动作流程示意图，其中在步骤90开始，维持控制信号的输出(步骤91)，由第一晶体管的前置端(Precharge)持续输出控制信号，之后由第二晶体管与第三晶体管分别接收时钟脉冲信号(步骤92)，包括有第一时钟脉冲输入组的输入时钟脉冲信号与第二时钟脉冲输入组的输出时钟脉冲信号，经过晶体管的信号处理，由第一晶体管与第二晶体管的漏极连接处输出端输出控制信号(步骤93)，而由此控制信号驱动液晶显示单元(步骤94)，结束(步骤95)驱动扫描的逻辑信号处理工作。

以上所述，仅为本发明的较佳实施例而已，并非用以限定本发明的实施范围。所有依本说明书和附图内容所作出的等效结构变换，均包含在本发明的专利范围内。

Claims

1.一种单一型态晶体管扫描驱动电路，用于采用单一型态的薄膜晶体管所设计的液晶显示器，其特征在于，该扫描驱动电路包括有：

一逻辑电路组，由多个逻辑电路单元所组成，且每一逻辑电路单元中除设置有该第一输入端与该第二输入端外，另外设置有一前置端与一输出端；

一第一时钟脉冲输入组，由不同时钟脉冲的多个信号输入所组成，并与所述的逻辑电路中第一输入端连接；

一第二时钟脉冲输入组，由不同时钟脉冲的多个信号输入所组成，并与所述的逻辑电路中第二输入端连接；

由该扫描驱动电路接收不同时钟脉冲的信号产生输出控制信号，驱动液晶显示器的显示单元。

2.如权利要求1所述的单一型态晶体管扫描驱动电路，其特征在于，该第一时钟脉冲输入组有多个输入时钟脉冲。

3.如权利要求1所述的单一型态晶体管扫描驱动电路，其特征在于，该第二时钟脉冲输入组有多个输入时钟脉冲。

4.如权利要求1所述的单一型态晶体管扫描驱动电路，其特征在于，每一个逻辑电路单元中由多个晶体管组成，且每一个晶体管是一P型晶体管或一N型晶体管。

5.如权利要求4所述的单一型态晶体管扫描驱动电路，其特征在于，该逻辑电路单元中包括有三个晶体管：

一第一晶体管，由该第一晶体管的基极连接该前置端的信号输入端，并由该第一晶体管的一漏极连接一第二晶体管；

一第二晶体管，由该第二晶体管的基极连接该第一输入时钟脉冲组的信号输入端，并由该第二晶体管的源极连接该第一晶体管，及该第二晶体管的漏极连接一第三晶体管；

一第三晶体管，由该第三晶体管的基极连接该第二输入时钟脉冲组的信号输入端，并由该第三晶体管的漏极连接该第二晶体管；

其中，该第一晶体管的漏极与该第二晶体管的源极连接处外接该输出端。

6.如权利要求5所述的单一型态晶体管扫描驱动电路，其特征在于，该第三晶体管的漏极作接地或与本身的基极连接。

7.如权利要求4所述的单一型态晶体管扫描驱动电路，其特征在于，该所述逻辑电路单元的该前置端与另一逻辑电路单元中的该输出端连接。

8.如权利要求1所述的单一型态晶体管扫描驱动电路，由不同信号输入，经多个单一型态晶体管作信号的处理运算，其步骤包括：

输入多个时钟脉冲信号，包括有第一时钟脉冲输入组与第二时钟脉冲输入组，并由矩阵模式的电路连接，将时钟脉冲信号输入至多个逻辑电路单元；

执行逻辑运算的处理，由该多个逻辑电路单元作扫描驱动的控制信号输出；

驱动液晶显示单元，由该多个逻辑电路单元所输出的控制信号驱动液晶显示单元；由上述的步骤完成扫描工作。

9.如权利要求8所述的单一型态晶体管扫描驱动电路，其特征在于，该第一时钟脉冲输入组具有多个输入时钟脉冲，并各自输入该多个逻辑电路单元中的第一输入端。

10.如权利要求8所述的单一型态晶体管扫描驱动电路的驱动电路，其特征在于，该第二时钟脉冲输入组有多个输入时钟脉冲，并各自输入该多个逻辑电路单元中的第二输入端。

11.如权利要求8所述的单一型态晶体管扫描驱动电路，其特征在于，执行逻辑运算的多个逻辑电路单元是由P型晶体管构成。

12.如权利要求11所述的单一型态晶体管扫描驱动电路，其特征在于，所输入的该多个时钟脉冲信号为低电平信号控制该多个逻辑电路执行逻辑运算。

13.如权利要求11所述的单一型态晶体管扫描驱动电路，其特征在于，该多个逻辑电路单元驱动液晶显示器执行扫描的步骤还进一步包括有：

维持控制信号的输出，由一第一晶体管持续输出高电平的控制信号；

接收时钟脉冲信号，由一第二晶体管与一第三晶体管分别接收该第一时钟脉冲输入组的该输入时钟脉冲信号与第二时钟脉冲输入组的该输入时钟脉冲信号；

输出低电平控制信号，由该第一晶体管与第二晶体管的漏极相连接，当该第二晶体管与第三晶体管输出低电平信号时，抑制该第一晶体管输出高电平的控制信号，并由漏极外接输出低电平控制信号；

驱动液晶显示单元，由低电平控制信号驱动液晶显示单元作扫描的工作。

14.如权利要求13所述的单一型态晶体管扫描驱动电路，其特征在于，该第三晶体管的漏极为接地或连接本身的基极。

15.如权利要求8所述的单一型态晶体管扫描驱动电路，其特征在于，执行逻辑运算的多个逻辑电路单元为N型晶体管构成。

16.如权利要求15所述的单一型态晶体管扫描驱动电路，其特征在于，所输入的该多个时钟脉冲信号为高电平信号控制该多个逻辑电路执行逻辑运算。

17.如权利要求15所述的单一型态晶体管扫描驱动电路，其特征在于，该多个逻辑电路单元驱动液晶显示器执行扫描的步骤包括有：

维持控制信号的输出，由一第一晶体管持续输出低电平的控制信号；

输出高电平控制信号，由该第一晶体管与第二晶体管的漏极相连接，当该第二晶体管与第三晶体管输出高电平信号时，抑制该第一晶体管输出低电平的控制信号，并由漏极外接输出高电平控制信号；

驱动液晶显示单元，由高电平控制信号驱动液晶显示单元作扫描的工作。

18.如权利要求17所述的单一型态晶体管扫描驱动电路，其特征在于，该第三晶体管的漏极为接地或连接本身的基极。