CN1542921A - 晶片切割方法 - Google Patents

晶片切割方法 Download PDF

Info

Publication number
CN1542921A
CN1542921A CNA2004100035115A CN200410003511A CN1542921A CN 1542921 A CN1542921 A CN 1542921A CN A2004100035115 A CNA2004100035115 A CN A2004100035115A CN 200410003511 A CN200410003511 A CN 200410003511A CN 1542921 A CN1542921 A CN 1542921A
Authority
CN
China
Prior art keywords
chip
wafer
custom
section
cut pattern
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CNA2004100035115A
Other languages
English (en)
Inventor
K��E��˹Ƥ��˹
K·E·斯皮尔斯
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hewlett Packard Development Co LP
Original Assignee
Hewlett Packard Development Co LP
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hewlett Packard Development Co LP filed Critical Hewlett Packard Development Co LP
Publication of CN1542921A publication Critical patent/CN1542921A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/20—Sequence of activities consisting of a plurality of measurements, corrections, marking or sorting steps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)
  • Dicing (AREA)

Abstract

一种方法(80)，包括：识别晶片(90)上的好坏芯片位置(82)；按好坏芯片位置生成定制切割样式(84)，该定制切割样式(84)包含一些每个具有一个以上的芯片的多芯片段；以及按照定制切割样式(84)切割晶片(92)并产生一些多芯片段。

Description

晶片切割方法
技术领域
本发明主要涉及集成电路器件制造领域，更具体地说涉及晶片切割方法。
背景技术
在集成电路器件加工中最后几个步骤之一是切割，即将半导体晶片切成一些单个芯片的过程，每个芯片上有一个电子电路。芯片一般安置在半导体晶片上的格子内。通常使用金钢石锯或其它适当的方法将晶片切成尺寸均匀的芯片。然后把芯片拾起并放置在要焊接导线的电路板上或以其它方式与电路的其它部分相连接。
在某些特殊应用中，如用于扫描仪、复印机、传真机、数字发送机等的光学传感器模块板，必需把大量带光传感电路的芯片准确对准地放置在电路板上。各芯片头尾相连排列以达到与普通纸或印刷物宽度(例如8.5英寸)相当的尺寸。一般要用昂贵的专业设备来实现精确对齐。芯片稍微对得不准将导致象素不重合或其它象素误差。因此，在一个使用8至16个芯片的典型传感器模块中，可能会有多种明显的对准误差。
发明内容
根据本发明的一个实施例，切割方法包括：识别晶片上的好坏芯片的位置；按照好坏芯片位置生成定制切割样式，该定制切割样式包含一些每个有一个以上的芯片的多芯片段；以及按定制切割样式切割晶片和产生一些多芯片段。
根据本发明的另一个实施例，一个带有包括传感电路的光学传感器模块的成象装置采用一种方法制造，该方法包括检测一些相邻地形成在晶片格子内的芯片，并识别该晶片上的好坏芯片位置，按好坏芯片位置生成定制切割样式。此定制切割样式包括一些每个包含一个以上芯片的多芯片段，以及按照定制切割样式切割晶片并形成一些多芯片段。
根据本发明另外一个实施例，一种方法包括接收晶片上的”好”芯片位置的分布图，并按照该图生成定制切割样式，此定制切割样式包含一些多芯片段，其中每段有M个芯片(M＝0-N，N为正整数)。此方法还包括按定制切割样式切割晶片并产生一些多芯片段。
附图说明
为了更全面了解本发明及其目的和优点，现在结合附图参考下面的描述，图中：
图1是一个典型半导体晶片的顶视图，示出了根据本发明一个实施例所述的建议芯片切割线；
图2是根据本发明一个实施例所述的芯片切割方法流程图；以及
图3是根据本发明一个实施例所述的一块电路板的简化顶视图。
具体实施方式
参照图1至3可以清楚地了解本发明的优选实施例及其优点，各图中相似和相应的部件使用相似的数字进行表示。
图1是一个半导体晶片10的顶视图，示出了根据本发明一种实施例所述建议的芯片切割线及拟从中切割的芯片段分布图。晶片10具有许多芯片行12-59的分布图，其中包括已确定为“坏的”或有缺陷66-74的芯片。根据一个特定应用，要求预定数目的芯片在电路板上精确线性排列。例如，一个用于成象的光学传感器模块要求将8至16个芯片精确排列在电路板上的一个直行内。因此对于这个特定应用，最好争取做到八芯片组成段。换句话说，只要可能，不要将一行中的8个连续芯片切割或彼此分开。当八芯片组被一个“坏”芯片隔断，或者晶片宽度在一行内装不下8个连续芯片时，就实现不了八芯片组。另外，若一行内的芯片数不是8的倍数时，可能在切割出一个或几个八芯片段后剩下含有7个或更少芯片的芯片段。
图1所示为如何把一个晶片切割成多芯片段的例子。一个多芯片段是一系列未被切割或者彼此分开的连续芯片。在本例中，12和13行各包含一个受到该处晶片宽度限制的3芯片段。在14-16行，晶片宽度只能容下一个5芯片段。在17，19和20行中，晶片宽度仅能容下一个7芯片段。在18行中，由于出现一个“坏”芯片66，最长的连续段只有5个芯片，它与剩余的“好”芯片被“坏”芯片隔开。在21和22行，每行可以有一个八芯片段和一个剩下的芯片。在23行，一个2芯片段被一个“坏”芯片67与一个6芯片段分开。24行有两个被“坏”芯片68隔开的4芯片段。25-28行中每行可容纳一个8芯片段和一个剩下的芯片。29-31行占据晶片10最宽的部分，每行可装下一个八芯片段和3个剩下的芯片。可以把剩下的三个芯片切割并单个地分开，或者保留为一个单独段，这取决于确定在晶片10上切割芯片段样式的算法。为了在每个电路板上组装必要数量的电路，具有一个或数个1芯片段可能是有益的。下一行32被两个不连续的”坏”芯片69和70所隔断。结果是，例如32行可以生成一个3芯片段，一个5芯片段，和一个1芯片段。在本例中下面4行33-36中每行能装下一个八芯片段和3个剩下的芯片。行37中，由于“坏”芯片71位于该行的一端，可以安放一个八芯片段，但在另一端只有一个2芯片段。行38和39相同，每行可切割成一个八芯片段和3个1芯片段。应指出，行38和39中每行可以切割成一个八芯片段和一个3芯片段，或者其它的组合。可采用一种算法以单个晶片或以批晶片为基础来优化晶片切割过程。在行40中，由于一个“坏”芯片处在行中央，可以切割出分别有6个芯片和4个芯片的两段。下面两行41和42也可切割成一个八芯片段和3个1芯片段。在43行中，由于存在两个“坏”芯片，使剩下的“好”芯片被分成一个1芯片段，一个3芯片段，和一个4芯片段。行44-50不包含任何”坏”芯片，因此每行可分成一个八芯片段和一个1芯片段。行51-54每行为一个7芯片段。在行55-57中，每行被切割成单个5芯片段。剩下的两行58和59被切割成3芯片段。
图2是根据本发明一个实施例所述的切割芯片的简化过程80的流程图。在完成半导体器件加工时，对晶片进行测试以识别“好”和“坏”芯片，如图中框82所示。在此过程中，要对芯片上每一个电路作测试以确保它满足所需电气和设计规范。可以利用一个探针测试仪或别的专用设备进行这项测试。每一个“坏”芯片可由其位置进行记录并标记出来。由此可以生成一个与该特定晶片有关的分布图或其它某种“坏”芯片识别数据。根据“好”芯片和“坏”芯片的位置，可制作一个划有线条(芯片切割就按这些线条进行)的定制掩模，如框84所示。一种确定蚀刻线的算法要考虑到晶片上“坏”芯片的位置以及电路板上所希望的芯片段的尺寸。举例来说，此算法可能试图使八芯片段的数量尽量多，因为这是用在电路板上的芯片段尺寸。这个算法还可确定如何以单个晶片或以整批晶片为基础优化对其余芯片段的切割。
例如，如果“坏”芯片的数目和位置造成产生大量的7芯片段，那么可能也需要同样多数目的1芯片段，以实现要求8芯片段的电路板。此算法可根据生产需要试图在以单个晶片为基础或以一批晶片为基础实现一个平衡。一般而言，此算法可试着产生同样数量的M-芯片段和(N-M)-芯片段，其中N是在所需段内的芯片数量(如在本例中为8)，M是小于或等于N(M＝0-N)的芯片数，它是由于有“坏”芯片而产生的。可以看出，对于任何有芯片缺陷的样式，可以有许多种切割样式。例如，若有5个7芯片段，则该算法可能试图产生5个1芯片段(N＝8，M＝7，(N-M)＝1)；对于5个6芯片段，则产生5个2芯片段(N＝8，M＝6，(N-M)＝2)等。
标准光刻用来将定制的掩模转移到晶片上。例如，那时要把光敏光刻胶施加到晶片的表面上，如框86所示。为了实现光刻胶的均匀薄层和良好覆盖，一般是把光刻胶旋涂在晶片上。然后将晶片在预定温度下进行烘烤使光刻胶干燥。接着让定制掩模精确对准在晶片上，并使光刻胶暴露于紫外光、电子束或受控激光下一定的时间，如框88所示。在框90中，通过将它暴露或浸在化学溶液内，然后烘干将晶片上的光刻胶显影。可以进行烘烤后处理以使剩下的光刻胶硬化。这样在晶片表面上不需刻蚀的区域就留下光刻胶。然后对晶片进行刻蚀或微细加工成芯片和芯片段，如框92所示。可以采用深度反应离子刻蚀等刻蚀方法。然后剥离光刻胶(如图中框94所示)，而且各芯片段被分开并被单个放置于电路板上(如框96所示)。整个过程在框98终止。虽然在此是说用深度反应离子刻蚀，但也可以采用其他已知的芯片切割方法，如用金钢石锯或其它工具或工艺。此过程可适用于各种材料的晶片，如硅、GaAs(砷化镓)，硅上蓝宝石等，而且可以作或不作微小的改变。此外，用来显影光刻胶、剥离光刻胶的化合物和溶液，烘烤温度，以及与此过程其它步骤有关的详细情况都是普通的，或者以后可再开发。
对于一个要求8个芯片按线性排列的电路板，可以采用一些不同的芯片和芯片段的组合来完成该电路板。举例来说，可以用一个3芯片段，一个4芯片段，和一个1芯片段来组装一个8芯片传感电路。也可用一个2芯片段和两个3芯片段组成一个8芯片结构。还可以有其它的组合。所有这些采用多芯片段的组合降低了将这些芯片置于电路板上所需的精确对准量。其结果是节约了时间和成本，以及还提高了产率和产量。
图3是根据本发明所述的一个实施例的电路板100顶视图。电路板100是为多芯片光学传感器模块设计的，如图所示它具两个精确对齐的多芯片段102和104。每个多芯片段可包含处于一个以上的芯片上的一个以上的电路。在我们的八芯片段例子中，多芯片段102可包含6个芯片，多芯片段104可包含两个芯片。因此，不需要把每个芯片从晶片上切下来并分开，而是可从该晶片切割出多芯片段，因而电路板的组装更容易，这是因为不必把每个芯片大量重复地精确对齐并安装到电路板上。在图3所示的例子中，只需要进行对准两个多芯片段的一个步骤，而不必对准8个单个芯片。
本发明的晶片切割过程可适用于其它应用的其它多芯片段结构。例如，若某特定应用要求芯片按L结构定位和对准，以便沿着物体的两条轴线扫描，那么可以把定制晶片切割样式修改成适合于这种新结构，以达到减少在传感器模块上的芯片对准次数的目的。
这种新型晶片切割过程可简化制造过程并减少出现芯片对准误差的可能性。利用这种方法可降低制造成本，因为出现误差的几率减少且使产量提高了。最重要的是，改善了所得到的多芯片光学传感器模块的精确度，而且特别适用于极细分辨率的成象应用。

Claims (10)

1.一种方法(80)，包括：
识别晶片(10)上的好坏芯片位置(82)；
按照好坏芯片位置生成定制切割样式(84)，该定制切割样式(84)包含一些每个具有一个以上的芯片的多芯片段；以及
按定制切割样式切割晶片(92)并产生一些多芯片段。
2.如权利要求1所述所述的方法(80)，其中产生定制切割样式(84)包括生成晶片(10)上的好坏芯片位置的分布图。
3.如权利要求1所述的方法(80)，其中产生定制切割样式(84)包括生成定制掩模(84)。
4.如权利要求1所述的方法(80)，其中切割芯片(92)包括刻蚀过程(92)。
5.如权利要求4所述的方法(80)，其中切割芯片(92)包括深度反应离子刻蚀过程(92)。
6.如权利要求1所述的方法(80)，其中切割芯片(92)包括：
在晶片上施加一层光刻胶(86)；
将定制掩模在晶片上方对准并暴露于光(88)；
将光刻胶显影并暴露出晶片上选定的表面区域(90)；
对晶片上露出的表面区域进行刻蚀(92)；及
清除光刻胶(94)。
7.如权利要求1所述的方法(80)，其中切割晶片(10)还包括生成至少一个1芯片段。
8.如权利要求1所述的方法(80)，其中生成定制切割样式(84)包括使N-芯片段的数目最大化，其中N是在多芯片段中所需连续芯片的数量。
9.如权利要求8所述的方法(80)，其中生成定制切割样式(84)包括生成相等数量的(N-M)-芯片段和M-芯片段，这里M≤N。
10.如权利要求1所述的方法(80)，其中生成定制切割样式(84)包括生成一些线性多芯片段。
CNA2004100035115A 2003-05-01 2004-02-02 晶片切割方法 Pending CN1542921A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US10/427198 2003-05-01
US10/427,198 US20040219443A1 (en) 2003-05-01 2003-05-01 Method for wafer dicing

Publications (1)

Publication Number Publication Date
CN1542921A true CN1542921A (zh) 2004-11-03

Family

ID=33310073

Family Applications (1)

Application Number Title Priority Date Filing Date
CNA2004100035115A Pending CN1542921A (zh) 2003-05-01 2004-02-02 晶片切割方法

Country Status (4)

Country Link
US (1) US20040219443A1 (zh)
JP (1) JP2004336055A (zh)
CN (1) CN1542921A (zh)
DE (1) DE102004002238A1 (zh)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103060920A (zh) * 2013-01-05 2013-04-24 武汉电信器件有限公司 一种高精度无污染的半导体晶片解理方法
CN109003898A (zh) * 2017-06-07 2018-12-14 郑州光力瑞弘电子科技有限公司 一种在薄片（包括晶圆）上实现图形转移的新工艺
CN110246830A (zh) * 2019-06-10 2019-09-17 芯盟科技有限公司 一种半导体结构、图像传感器、芯片及其形成方法
CN113611623A (zh) * 2021-07-29 2021-11-05 矽磐微电子(重庆)有限公司 芯片封装结构的良率测试方法

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI389334B (zh) * 2004-11-15 2013-03-11 Verticle Inc 製造及分離半導體裝置之方法
JP4640941B2 (ja) * 2005-03-01 2011-03-02 株式会社ディスコ 露光方法
JP4837971B2 (ja) * 2005-10-07 2011-12-14 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
KR100963111B1 (ko) * 2006-01-24 2010-06-15 아사히 가세이 일렉트로닉스 가부시끼가이샤 감광성 수지 조성물
TWI722172B (zh) * 2017-04-20 2021-03-21 矽品精密工業股份有限公司 切割方法
US10615075B2 (en) 2018-06-13 2020-04-07 Texas Instruments Incorporated Dicing a wafer
JP7404009B2 (ja) * 2019-09-19 2023-12-25 キオクシア株式会社 加工情報管理システム及び加工情報管理方法
EP4016594A1 (en) * 2020-12-15 2022-06-22 Micledi Microdisplays BV Method and system to produce dies for a wafer reconstitution

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3842491A (en) * 1972-12-08 1974-10-22 Ibm Manufacture of assorted types of lsi devices on same wafer
DE3524301A1 (de) * 1985-07-06 1987-01-15 Semikron Gleichrichterbau Verfahren zum herstellen von halbleiterelementen
MY114888A (en) * 1994-08-22 2003-02-28 Ibm Method for forming a monolithic electronic module by stacking planar arrays of integrated circuit chips
JP2001148358A (ja) * 1999-11-19 2001-05-29 Disco Abrasive Syst Ltd 半導体ウェーハ及び該半導体ウェーハの分割方法
JP2003022987A (ja) * 2001-07-09 2003-01-24 Sanyo Electric Co Ltd 化合物半導体装置の製造方法
US6777267B2 (en) * 2002-11-01 2004-08-17 Agilent Technologies, Inc. Die singulation using deep silicon etching

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103060920A (zh) * 2013-01-05 2013-04-24 武汉电信器件有限公司 一种高精度无污染的半导体晶片解理方法
CN109003898A (zh) * 2017-06-07 2018-12-14 郑州光力瑞弘电子科技有限公司 一种在薄片（包括晶圆）上实现图形转移的新工艺
CN110246830A (zh) * 2019-06-10 2019-09-17 芯盟科技有限公司 一种半导体结构、图像传感器、芯片及其形成方法
CN113611623A (zh) * 2021-07-29 2021-11-05 矽磐微电子(重庆)有限公司 芯片封装结构的良率测试方法

Also Published As

Publication number Publication date
JP2004336055A (ja) 2004-11-25
US20040219443A1 (en) 2004-11-04
DE102004002238A1 (de) 2004-12-09

Similar Documents

Publication Publication Date Title
KR100662833B1 (ko) 반도체 기판, 반도체 장치의 제조 방법 및 반도체 장치의시험 방법
CN1542921A (zh) 晶片切割方法
US5051807A (en) Integrated semiconductor structure with incorporated alignment markings
US6218200B1 (en) Multi-layer registration control for photolithography processes
US5786267A (en) Method of making a semiconductor wafer with alignment marks
US20070082298A1 (en) Method of manufacturing semiconductor device from semiconductor wafer
JP2005277337A (ja) 半導体装置及びその製造方法
US7348109B2 (en) Reticle, semiconductor die and method of manufacturing semiconductor device
CN114624557A (zh) 半导体组件的测试方法
US7951512B2 (en) Reticle for projection exposure apparatus and exposure method using the same
US7915087B2 (en) Method of arranging dies in a wafer for easy inkless partial wafer process
US6440821B1 (en) Method and apparatus for aligning wafers
EP2168155B1 (en) Integrated circuits on a wafer and methods for manufacturing integrated circuits
EP1700341B1 (en) Wafer with optical control modules in ic fields
US6757629B2 (en) Calibration plate having accurately defined calibration pattern
JP2007027573A (ja) 露光装置および露光方法ならびにこれらの露光装置または露光方法を用いたデバイス製造方法
US6399259B1 (en) Method of forming alignment marks for photolithographic processing
CN1636273A (zh) 具有过程控制组件的半导体晶片
WO2001038939A2 (en) Method for determining misalignment between a reticle and a wafer
US20030196185A1 (en) Mask/wafer control structure and algorithm for placement
US6338925B1 (en) Photolithography processing based on fresh calibration parameter values
US20240282647A1 (en) Clustered ic dies to increase ic dies per wafer
KR20060110334A (ko) 노출 필드들에서 광학적 제어 모듈들을 구비한 웨이퍼
EP0631316A2 (en) Semiconductor device comprising an alignment mark, method of manufacturing the same and aligning method
WO2023278174A1 (en) Overlay mark design for electron beam overlay

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C02 Deemed withdrawal of patent application after publication (patent law 2001)
WD01 Invention patent application deemed withdrawn after publication